(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ(54) DEVICE FOR PAIRING
Изобретение относитс к области вычислительной техники и может быТь использовано дл сопр жени вычислительнйх машин. (ВМ) через интерфейс вводавывоДа . Известны устройства дл сопр жени ВМ (адаптер канал-канал) l , содержащие соединенные двусторонними св з ми блоки управлени каналом и буферный накопитель , соединенный двусторонней св зью с блоками управлени каналом. Этот адаптер подключаетс к интерфейсам ввода-вывода двух ЭВМ и дл каждой иЗ них вл етс внешним устройством. Адаптер принимает и декодирует коман ды из обеих ЭВМ и настраиваетс на передачу данных в нужном направлении. Передающа ЭВМ посылает в адаптер коман ду записи, принимающа ЭВМ - команду чтени . Получив обе команды, адаптер посылает в интерфейс передающей ЭВМ запрос на прием байта данных - сигнал ин формаци от абонента . Получив байт, сопровождаемый сигналом информаци от к нала, адаптер помещает этот байт в свой буферный регистр и посылает сигнал .информаци от абонента в интерфейс принимающей ЭВМ. Последн уведомл ет адаптер о приеме байта сигналом информаци от канала. Затем запрашиваетс следующий байт и цикл повтор етс . Передача . данных завершаетс специальным сигналом от любой из двух ЭВМ. Адаптер вл етс симметричным устройством, люба из соедин емых им ЭВМ может быть передающей или принимаюцей. Но в каждой конкретной операции передача данных ведетс в одном направлении. Недостатком этих устройств вл етс их сложность и невысока пропуска способность . Наиболее близким по своей технической сущности к изобретению вл етс устройство l,2j дл сопр жени , содержащее буферный регистр, подключенный входом к выходу первого элемента И-ИЛИ, два узла управлени интерфейсом, входы которых вл ютс соответствующими входами уст374 ройства, два триггера, подкл}оченные первыми входами к выходам соответственно второго и третьего элемента И-ИЛИ, а вторыми входами - к выходам соответствук цих элементов И, два элемента НЕ, соединенные входами с соответствующими входаМи устройства, а выходами - с nep-i выми входами соответственно второго и третьего элементов И-ИЛИ, вторые входы которых подключены ко входам раэноименНых элементов НЕ, третьи - к выходу чет вертого элемента И-ИЛИ, а четвертые - . соответственно к первым выходам второго и первого узлов управлени интерфейсом первые выходы которых соединены с соответствующими входами четвертого и перво го элементов И-ИЛИ. Недостаток этого устройства состоит в низкой пропускной способности. Целью изобретени вл етс повышение пропускной способности устройства. Поставленна цель достигаетс тем, что в устройство дл Сопр жени , соДержа niee выходной буферный регистр, выход ко торого вл етс информационным выходом устройства, Три элемента И-ИЛИ, узел уп равлени первым интерфейсом, соединенный двусторонней св зью с узлом управе.. лени вторым интерфейсом, два триггера и два элемента НЕ, причем первый вход узла управлени первым интерфейсом подкЛкэЧен к первому информационному входу устройства и первому входу первого элемента ИЧ1ЛИ, первый выход - ко второму входу перво.го элемента И-ИЛИ и первому входу второго элемента И-ЙЛИ, выход которого соединен с первым входом первого триггера, а вторые вход и выходк соответствующему входу и выходу первой группы управл ющих входов и выходов устройства, выход первого триггера и вхо первого элемента НЕ подключены к соответствующим выходу и входу первой группы входов и выходов устройства, первый вход узла управлени вторым интерфейсом Соединен со вторым информационным входом устройства и третьим входом первого элемента И-ИЛИ, первый выход - с четвертым входом первого элемента И-ИЛИ и первым входом третьего элемента ИИЛЙ , выход которого подключён к первом входу второго триггера, а вторые вход и выход - к сортветсгвук ним входу и выхо ду второй группы управл ющих входов и выходов устройства, выход второго триггера и вход второго элемента .НЕ соединены с соответствукмцими входом и выхо1дом второй группы управл рших входов 1 и выходов устройства, введены выходной буферный регистр, элемент И, узел коммутации , причем выход первого элемента И-ИЛИ через входной, буферный регистр соединен с информационным входом элемента И, выход и управл ющий вход которого соответственно подключены ко входу выходного буферного регистра и первому выходу узла коммутаций, второй выход которого соединен с п тым fi шестым входами первого элемента И-ИЛИ, а третий выход - со вторыми входами второго и третьего элементов Й-ЙЛИ, третьи входы которых подключены соответственно к выходу первого элемента НЕ и первому входу узла, коммутации и к выходу второго элемента НЕ и второму входу узла коммутаций , первый выход которого соединен с Четвертыми входами- второго и третьего элементов И-ИЛИ, третий вход - с первым выходом узла управлени первым интерфейсом и п тым входом третьего элемента И-ИЛИ, а четвертый вход - с первым выходом узла управлени вторым интерфейсом и п тым входом второго .элемента ИИЛИ , второй вход первого триггера и п тый вход узла коммутации подключен ко входу первого элемента НЕ, второй вход второго триггера и шестой вход узла коммутации Соединены со входом второго элемента НЕ. Кроме того, узел коммутации содержит три элемента И-ИЛИ, два одновибратора и триггеры зан тости входного и выходного буферных регистров, причем первые входы элементов И-ИЛИ соединены с третьим входом узла, а вторые входы - с четвертым входом узла, третьи и четвертые входы первого и второго элементов И-ИЛИ соединены соответственно с п тым и шестым вхоД1ами узла, а выходы -.соответственно со входом первого одновибратора, подключенного выходом к первому входу триггера зан тости входного буфера и второму выходу узла, и с первым входом триггера зан тости выходного буфера, второй вход которого подключен к выходу второго одновибратора, второму входу триггера зан тости входного буфера и первому выходу узла, а выход - к третьему и четвертому входам третьего элемента И-ИЛИ, соединенного п тым и шестым входами соответственно с первым и вторым входами узла, выходом - со входом второго одновибратора, а седьмым и восьмым входами - с первым выходом триггера зан тости входного буфера, вто ,рой выход которого вл етс третьим вы1x0дом узла. На чертеже представлена блок-схема /устройства, содержаща выходной буферный регистр 1, входной буферный регистр 2, узел 3 коммутации, узел 4 управлени первым интерфейсом, узел 5 управлени вторым интерфейсом, триггеры 6 и 7, о новибраторы 8 и 9, триггер 1О зан тос ти входного буфера, триггер 11 зан тос ти выходного буфера, элементы И-ИЛИ12 17, элемент И 18, элементы НЕ 19 и 2О. На чертеже также обозначены информационные входы 21 и 22 устройства, ин формационные выходы 23 и 24 устройства (шины 21 и 23 - канала и абонента первого интерфейса, а шины 22 и 24 от канала И абонента второго интерфейса), группы управл ющих выходов 25 и 26 и входов 27 и 29 (пинии 25 управлени от абонента первого интерфейса, линии 26 управлени от абонента второго интерфейса , лини 27 управлени от канала первого интерфейса, в том числе лини 28 ин формаци от канала , а также лини 29 управлени от канала второго интерфейса 29, в том числе лини 30 информаци от канала , лини 31 сигнала управлени передачей данных из первого интерфейса во-второй, лини 32 сигнала управлени передачей данных из второго интерфейса в первый). Устройство работает следующим образом . Перед началом передачи данных триггеры 6, 7, 10, 11 сброшены, сигналь на лини х 28 И ЗО отсутствуют, на выходах элементов НЕ 19 и 2О - разрешающие потенциалы. Если задана передача данных в направлении, например, из первого интерфейса во второй, на линии 31 устанавливаетс разрешак ций потенциал, на линии 32 - запрещающий. Эти потенциалы сохран ютс да конца операции. От потенциала на линии 31 срабатывает элемент И-ИЛИ 12 и устанавливаетс триггер 6. Выходной сигнал этого триггера поступает в -первый интерфейс в качест ве запроса на прием байта . В ответ на этот сигнал кандл ввода-вывода передающей ЭВМ устанавливает на шинах 21 байт данных, сопровожда его сигналом на линии 28. Последний сбрасывает триггер 6, а также переключает элемент 15, вследствие чего срабатывает одно&ибратор 8. В ответ на сброс триггера 6 через некоторое врем снимаетс сигнал на линии 28. Выходной сигнал одновибратора 8 записывает байт с шин 21 в регистр |2 через элемент И-ИЛИ 14 (количествоThe invention relates to the field of computer technology and can be used to interface computers. (VM) via the input and output interface. BACKGROUND OF THE INVENTION VM coupling devices (channel-to-channel adapter) l are known, which contain two-way connected channel control units and a two-way buffer buffer connected to channel control units. This adapter connects to the two computer I / O interfaces and for each of them is an external device. The adapter receives and decodes commands from both computers and is configured to transmit data in the right direction. The transmitting computer sends a write command to the adapter, the receiving computer is a read command. After receiving both commands, the adapter sends a request for receiving a data byte — the information signal from the subscriber — to the interface of the transmitting computer. Having received a byte accompanied by a signal information from to the terminal, the adapter places this byte in its buffer register and sends a signal from the subscriber to the interface of the receiving computer. The latter notifies the adapter that the byte has received the information signal from the channel. The next byte is then requested and the cycle repeats. Transmission. The data is terminated with a special signal from either of the two computers. The adapter is a symmetric device; any of the computers connected by it can be transmitting or receiving. But in each specific operation, data transfer is conducted in one direction. The disadvantage of these devices is their complexity and low bandwidth ability. The closest in technical essence to the invention is an interface device l, 2j containing a buffer register connected by an input to the output of the first AND-OR element, two interface control nodes whose inputs are the corresponding inputs of the device, two triggers, } The first inputs to the outputs of the second and third elements, AND-OR, respectively, and the second inputs to the outputs of the corresponding AND elements, two elements NOT connected to the inputs of the device, and the outputs to the nep-i output inputs respectively of the second and third AND-OR, the second inputs of which are connected to the inputs of NOT raenoimenNyh elements, others - to the output of the AND VERT Odd-OR, and the fourth -. respectively, to the first outputs of the second and first interface control nodes, the first outputs of which are connected to the corresponding inputs of the fourth and first AND-OR elements. The disadvantage of this device is low bandwidth. The aim of the invention is to increase the capacity of the device. The goal is achieved by the fact that into the device for matching, holding the output buffer register niee, the output of which is the information output of the device, the three AND-OR elements, the control node by the first interface, connected by two-way communication with the control node. interface, two triggers and two NOT elements, the first input of the first interface control node being connected to the first information input of the device and the first input of the first ICHIEL element, the first output to the second input of the first AND-OR element and the first to the input of the second element I-YLI, whose output is connected to the first input of the first trigger, and the second input and output to the corresponding input and output of the first group of control inputs and outputs of the device, the output of the first trigger and input of the first element are NOT connected to the corresponding output and input of the first group inputs and outputs of the device, the first input of the control unit of the second interface is connected to the second information input of the device and the third input of the first AND-OR element, the first output - to the fourth input of the first AND-OR element and the first The input of the third element is IILE, the output of which is connected to the first input of the second trigger, and the second input and output are connected to the input and output of the second group of control inputs and outputs of the device, the output of the second trigger and the input of the second element. NOT connected to the corresponding input and the output of the second group of control inputs 1 and the device outputs, entered the output buffer register, AND element, switching node, and the output of the first AND-OR element through the input, buffer register is connected to the information input of the AND element, and output and the control input of which is respectively connected to the input of the output buffer register and the first output of the switching node, the second output of which is connected to the fifth fi sixth inputs of the first AND-OR element, and the third output - to the second inputs of the second and third elements, third the inputs of which are connected respectively to the output of the first element NOT and the first input of the node, switching and to the output of the second element NOT and the second input of the switching node, the first output of which is connected to the Fourth inputs of the second and third elements AND-IL , the third input is with the first output of the control unit of the first interface and the fifth input of the third AND-OR element, and the fourth input with the first output of the control unit of the second interface and the fifth input of the second ORI element, the second input of the first trigger and the fifth input of the node switching is connected to the input of the first element is NOT, the second input of the second trigger and the sixth input of the switching node are connected to the input of the second element is NOT. In addition, the switching node contains three AND-OR elements, two one-shot and occupation triggers of the input and output buffer registers, with the first inputs of the AND-OR elements connected to the third input of the node, and the second inputs to the fourth input of the node, the third and fourth inputs the first and second elements AND-OR are connected respectively to the fifth and sixth inputs of the node, and the outputs are respectively to the input of the first one-oscillator connected by the output to the first input of the occupation buffer of the input buffer and the second output of the node, and to the first input of the trigger the output buffer, the second input of which is connected to the output of the second one-shot, the second input of the occupation buffer of the input buffer and the first output of the node, and the output to the third and fourth inputs of the third AND-OR element connected to the fifth and sixth inputs, respectively, with the first and the second inputs of the node, the output with the input of the second one-shot, and the seventh and eighth inputs with the first output of the input buffer trigger, the second output of which is the third output of the node. The drawing shows a block diagram / device comprising an output buffer register 1, an input buffer register 2, a switching node 3, a first interface control node 4, a second interface control node 5, triggers 6 and 7, novibrators 8 and 9, trigger 1O busy input buffer buffer, trigger 11 buffer output buffer, AND-OR elements12 17, AND 18 elements, NOT 19 and 2O elements. In the drawing, informational inputs 21 and 22 of the device are also indicated, informational outputs 23 and 24 of the device (buses 21 and 23 are the channel and subscriber of the first interface, and buses 22 and 24 from the channel I of the subscriber of the second interface), group of control outputs 25 and 26 and inputs 27 and 29 (control lines 25 from the subscriber of the first interface, control line 26 from the second interface subscriber, control line 27 from the channel of the first interface, including the information line 28 from the channel, and also control line 29 from the second interface channel 29 , including line 30 information from to Nala, line 31, transmission control data signal from the first interface and secondly, the transmission line 32 the control signal data from the second interface to the first). The device works as follows. Before the start of data transfer, the triggers 6, 7, 10, 11 are reset, the signal on lines 28 and 30 are absent, at the outputs of the elements HE 19 and 2 O there are resolving potentials. If a data transfer is specified in the direction, for example, from the first interface to the second, the potential of the gates is established on line 31, and the inhibiting potential is set on line 32. These potentials are maintained until the end of the operation. From the potential on line 31, an AND-OR 12 element is triggered and a trigger 6 is set. The output signal of this trigger goes to the first interface as a request to receive a byte. In response to this signal, the transmitting computer I / O bundle sets 21 data bytes on the buses, followed by a signal on line 28. The latter resets trigger 6, and also switches element 15, as a result, one and eight activates. In response to resetting trigger 6 after some time, the signal is removed on line 28. The output signal of the one-shot 8 writes the byte from the busses 21 to the register | 2 through the AND-OR 14 element (the number
748401 разр дов элемента И-ИЛИ 14 и элемента И 18 соответствует разр днос тй регистров 1 и 2). Этим же сигналом устанавливаетс триггер 10, одиночное состо ние которого указывает, что в регистре 2 хранитс байт данных. Аналогичную функцию выполн ет и триггер 11, но по отношению к регистру 1, От единичного состо ни триггера 10 и нулевого состо ни триггера 11 срабатывает элемент 17 и затем одновибратор 9. Выходной сигнал последнего производит перепись байта из регистра 2 в регистр 1 через элемент И 18, а также .через элемент И-ИЛИ 13 устанагвливает триггер 7. Выходной сигнал этого триггера поступает во .второй интерфейс в качестве запроса на выдачу байта данных , который установилс на шинах 24 с выхода регистра 1. Выходной сигнал одновибратора 9 также устанавливает триггер 11 и сбрасывает триггер 1О. Нулевое состо ние последнего означает, что регистр 2 свободен и, следовательно, можно запрашивать с.ледуюший байт данных. Когда снимаетс сигнал на линии 28 и установ.итс разрешающий потенциал на выходе элемента НЕ 19, от потенциала с инверсного выхода триггера 10 сработает элемент И-ИЛИ 12 и . установитс триггер 6. Реагиру на выходной сигнал триггера 7,. канал ввода-вывода принимающей ЭВМ считывает байт с шин 24 и подтверждает прием сигналом на линии ЗО. Этот сигнал сбрасывает триггер 7, проходит элемент И-ИЛИ 16 и сбрасывает триггер 11. Нулевое состо ние последнего означает, что регистр 1 освободилс и туда можно поместить следующий байт. Когда этот байт будет получен, то, как описано выше, он запишетс в регистр 2 установитс триггер 10, сработает одновибратор 9 и байт будет передан во второй интерфейс. Аналогично производитс прием и выдача всех последующих байтов. Передача денных в противоположном направлении производитс аналогичным образом . При этом на линии 32 установлен разрешающий потенциал, на линии 31 запрещающий и соответственно работают другие входы элементов И-ИЛИ 12-17. Таким образом, устройство обеспечиват большую пропускную способность по равнению с прототипом за счет того, что ринимающа и передающа стороны устойства работают параллельно во времени, . Причем передача пенных происходит на максимальной скорости каналов, соедин е ,МЬ1Х устройством. Фор м у л а и а о б р е т ё и и 1. Устройство дл сопр жени , содержащее выходной буферный регистр, выход которого вл етс информационным выходом устройства, три элемента И-ИЛИ, узел управлени первым интерфейсом; соединенный двусторонней св зью с уэлоМ управлени - вторым интерфейсом, два триггера и два элемента НЕ, причем первый вход узла управлени первым интерфейсом под 1 слючён к первому информационному входу устройства и первому входу первого элемента И-ИЛИ, первыйвьтход - ко втброму входу первого элемента И-ИЛИ и первому входу второго элемента И-ИЛИ, вьгход когорого соединен с первым входоМ первого триггера, а вторые вход и выход - к соответствующему входу и выходу первой rjpynnbi управл ющих входов и выходов устройства , выход первого триггера и вход первого элемента НЕ подключены к соотSeTCTBytoMHM выходу и входу первой входов и выходов .устройства, первый вход узла управлени вторым интерфейсом соединен со вторым информационным входом устройства И Третьим входом первого элемента И-ИЛИ, первый выход - с четвёртым входом первого элемента И-ИЛИ и первым входом третьего элемента ИИЛИ ,- выход которого подключен к первому Exoisy второго триггера, а вторые вход и выход - к соответствующим входу и выходу второй группы управл ющих входов и выходов устройства, выход второго триг Гера и кход второго элемента НЕ соединены с соответствующими входом и выходом второй группы управл кадйхв:1бдОБ и BbixofloB устройства, отличающее с тем, что, с целью повышени пропускной способности устройств а, В йёго введены вьгходной буферный регистр, элемент И, узел коммутации, причем выход первого элемента И-ИЛИ Через входной буферный регистр соединен с информационным входом элемента И, выход и управл ющий вход которого соответственно подключены ко входу выходного буферного регистра и первому выходу узла коммутаций второй выход которого соединен с п тым в шестым эходами первого элёмен748401748401 bits of the AND-OR 14 element and the AND 18 element correspond to the bits of the registers 1 and 2). The same signal sets the trigger 10, the single state of which indicates that the data byte is stored in register 2. Trigger 11 performs the same function, but with respect to register 1, Element of trigger 10 and zero status of trigger 11 triggers element 17 and then one-shot 9. The output of the latter translates the byte from register 2 into register 1 through element 18 and. Through the element AND-OR 13 sets trigger 7. The output signal of this trigger enters the second interface as a request for issuing a data byte, which is set on tires 24 from the register 1 output. The output of the one-shot 9 also sets Vaeth flop 11 and resets the trigger 1D. The zero state of the latter means that register 2 is free and, therefore, you can request the next data byte. When a signal is taken on line 28 and the resolution potential is set at the output of the element HE 19, the potential from the inverse output of the trigger 10 will trigger the element AND-OR 12 and. trigger 6 is set. Response to trigger output 7 ,. The I / O channel of the receiving computer reads a byte from the bus 24 and confirms its reception with a signal on the DA line. This signal resets the trigger 7, passes the AND-OR element 16, and resets the trigger 11. The zero state of the latter means that register 1 is released and the next byte can be placed there. When this byte is received, as described above, it is written to register 2, trigger 10 is set, the one-shot 9 is triggered, and the byte is transmitted to the second interface. Similarly, all subsequent bytes are received and issued. Data transfer in the opposite direction is done in a similar way. At the same time, on the line 32 a resolving potential is installed, on the line 31 it is prohibiting and other inputs of the AND-OR elements 12-17 work accordingly. Thus, the device provides greater throughput in comparison with the prototype due to the fact that the transmitting and transmitting sides of the device operate in parallel in time,. Moreover, the transfer of foam occurs at the maximum speed of the channels, connection e, m1x device. Forms are ala and a b about b and 1. A device for interfacing, containing an output buffer register, the output of which is the information output of the device, three AND-OR elements, the first interface control node; bi-connected with the second control, two triggers and two NOT elements, the first input of the first interface control node is 1 switch to the first information input of the device and the first input of the first AND-OR element, the first input to the second input of the first element AND - OR to the first input of the second element AND-OR, the output is connected to the first input of the first trigger, and the second input and output to the corresponding input and output of the first rjpynnbi control inputs and outputs of the device, the output of the first trigger and the input of the first element is NOT connected to the corresponding output TCTBytoMHM output and input of the first inputs and outputs of the device, the first input of the second interface control node is connected to the second information input of the device AND the Third input of the first AND-OR element, the first output - with the fourth input of the first AND-OR element and the first input of the third ORI element, - the output of which is connected to the first Exoisy of the second trigger, and the second input and output - to the corresponding input and output of the second group of control inputs and outputs of the device, the output of the second Trig Hera and khod The second element is NOT connected to the corresponding input and output of the second group of control units: 1bdOB and BbixofloB devices, characterized in that, in order to increase the throughput of devices a, the start buffer register, the And element, is entered, and the output of the first element AND-OR Through the input buffer register is connected to the information input of the element AND, the output and control input of which are respectively connected to the input of the output buffer register and the first output of the switching node whose second output is Dinen with fifth in the sixth ekhodami first elemen748401
8 та И-ИЛИ, а третий выход - со вторыми входами второго и третьего элементов ИИЛИ , третьи входы которых подключены соответственно к выходу первого элемента НЕ и первому входу узла коммутации и к выходу второго элемента НЕ и второму входу узла коммутации, первый выход которого соединен с четвертыми входами второго и TpeiTbero элементов И-ИЛИ, третий бход - с первым выходом узла управЛени первым интерфейсом и п тым входом третьего элемента И-ИЛИ, а четвертый вход-с первым выходом узла управлени вторым интерфейсом и п тым входом второго элемента И-ИЛИ, второй вход первого триггера и п тый вход узла коммутации подключен ко входу первого элемента НЕ, второй вход второго триггера и шестой вход узла коммутации соединены со входом второго элемента НЕ. 2. Устройство по п. 1, о т л и ч а Ю щ е ее тем, что узел коммутации содержит три элемента И-ИЛИ, два одновибратора и триггеры зан тости входного и выходного буферных регистров, причем первые входы элементов И-ИЛИ соединены р третьим входом узла, а вторые входы с четвертым входом узла, третьи и четвертые вхбды первого и второго элемен И-ИЛИ соединены соответственно с п тым и шестым входами уз.ла, а выходысоответственно со входом первого одновибратора , подключенного выходом к первому вхоДу триггера зан тости входного буфера и второму выходу узла, и с первым входом триггера зан тости выходного буфера, второй вход которого подключен к выходу второго одновибратора, второму входу триггера заш1тости входного буфера и первому выходу узла, а выход - к третьему и четвертому вХоДам третьего элемента И-ИЛИ, соединенного п тым и шестым входами соответственно с пёрвым и вторым входами узла, выходом - со входом второго одпвибратора , а седьмьш и восьмым входами - с первым выходом триггера зан тости входного буфера, второй выход которого вл етс третьим выходом узла. Источники информации, прин тые во внимание при экспертизе 1. Мультипроцессорные системы и параллельные вычислени . Под ред. Ф. Г. Энслох, М., Мир, 1976. 2.Патент США № 3400372, кл. 340-172.5, 197О.8 ta AND-OR, and the third output - with the second inputs of the second and third elements of OR, the third inputs of which are connected respectively to the output of the first element NOT and the first input of the switching node and to the output of the second element NOT and the second input of the switching node whose first output is connected with the fourth inputs of the second and TpeiTbero elements AND-OR, the third bypass with the first output of the control node the first interface and the fifth input of the third element AND-OR, and the fourth input with the first output of the control node the second interface and the fifth input of the second element and AND-OR, the second input of the first trigger and the fifth input of the switching node are connected to the input of the first element NOT, the second input of the second trigger and the sixth input of the switching node are connected to the input of the second element NO. 2. The device according to claim 1, that is, that the switching node contains three AND-OR elements, two one-vibrators and occupation triggers of the input and output buffer registers, with the first inputs of the AND-OR elements connected p the third input of the node, and the second inputs from the fourth input of the node, the third and fourth inputs of the first and second AND-OR elements are connected respectively to the fifth and sixth inputs of the node, and the outputs correspondingly to the input of the first one-vibrator connected to the output of the first trigger input are occupied input buffer and second output node, and with the first input of the output buffer of the output buffer, the second input of which is connected to the output of the second one-shot, the second input of the input buffer buffer and the first output of the node, and the output to the third and fourth inputs of the third AND-OR element connected by the fifth and the sixth inputs, respectively, with the first and second inputs of the node, the output with the input of the second tuner, and the seventh and eighth inputs with the first output of the occupancy buffer trigger, the second output of which is the third output of the node. Sources of information taken into account in the examination 1. Multiprocessor systems and parallel computing. Ed. F. G. Ensloh, M., Mir, 1976. 2. US Patent No. 3400372, cl. 340-172.5, 197O.
748401748401