SU879580A1 - Multiplexer channel - Google Patents
Multiplexer channel Download PDFInfo
- Publication number
- SU879580A1 SU879580A1 SU802890306A SU2890306A SU879580A1 SU 879580 A1 SU879580 A1 SU 879580A1 SU 802890306 A SU802890306 A SU 802890306A SU 2890306 A SU2890306 A SU 2890306A SU 879580 A1 SU879580 A1 SU 879580A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- input
- inputs
- output
- channel
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Description
Изобретение относитс к области вычислительной техники, в частности к организации мультиплексных каналов микропрограммных вычислительных машин и может быть использовано дл управлени обменом информацией между внешними устройствами (ВУ и процессором . Известны мультиплексные каналы микропрограммных вычислительных машин которые при выполнении операций вводвывода используют оборудование центг рального процессора fJ содержащего оперативную пам ть, блок пам ти микро программ , арифметическо-логическое устройство и мультиплексную пам ть, соединенные между собой и каналом системойинформационных и управл ющих шин. Известные каналы при работе в мультиплексном режиме, выполн обмен информацией между ВУ и процессором, считывают дл каждого устройства управл ющую информацию опера1Э1и ввода-вывода из мультиплексной пам ти, выполн ют обмен информацией между ВУ и оперативной пам тью, затем запоминают измененную управл ющую информацию мультиплексной пам ти. Недостатком этих каналов вл етс низка пропускна способность, так как при обмене информацией с ВУ они используют оборудование процессора на врем считывани и записи управл ющей информации операции ввода-вывода , что значительно снижает производительность процессора. Наиболее близким к изобретению по сущности технического решени вл етс мультиплексный канал IBM 360/30 C2J, содержащий блок управленч каналом, блок регистра, блок управлени интерфейсом, регистр последующего адреса, управл кхций, первый н второй информационные выходы которого подключены соответственно к первому выходу блока управлени каналом , к первому и второму входам канала , третий, четвертый и п тый входы которого подключены соответственно к информационному входу блока регистров , ко входу блока управлени каналом и к первому информационному входу блока управлени интерфейсом, второй информационный и управл юпщй входы которого подключены соответственно к первому .информационному и управл кицему входам регистра последующего адреса, выход которого подключен к первому выходу канала, второй, третий, четвертый и п тый выходы которого подключены соответственно к первому и второму информа ционным выходам блока управлени . интерфейсом,ко второму выходу блока управлени каналом и к выходу блока регистров, управл ющий вход которого подключен к первому выходу блока управлени каналом,The invention relates to the field of computer technology, in particular, to the organization of multiplex channels of microprogram computers and can be used to control the exchange of information between external devices (WU and processor). Multiplex channels of microprogram computers are known that use the central processor fJ containing RAM, microprogram memory block, arithmetic logic unit and multiplex Amounts connected to each other and the channel by the system of information and control buses. Known channels, when operating in multiplexed mode, exchange information between the slave and the processor, read for each device control information of the operation1E1 and input-output from the multiplexed memory, exchange information between the VU and the RAM, then the modified control information of the multiplex memory is memorized. The disadvantage of these channels is low bandwidth, since they communicate with VU The equipment of the processor is used to read and write control information of the I / O operation, which significantly reduces the performance of the processor. The closest to the invention in terms of the technical solution is the IBM 360/30 C2J multiplex channel, containing a control channel block, a register block, an interface control block, a subsequent address register, control, the first and second information outputs of which are connected respectively to the first control block output. channel, to the first and second inputs of the channel, the third, fourth and fifth inputs of which are connected respectively to the information input of the register block, to the input of the channel control block and to the first info The control input of the interface control unit, the second information and control inputs of which are connected respectively to the first information and control inputs of the subsequent address register, the output of which is connected to the first output of the channel, the second, third, fourth and fifth outputs of which are connected respectively to the first and the second information output of the control unit. interface, to the second output of the channel control block and to the output of the register block, whose control input is connected to the first output of the channel control block,
В этом канале микропрограммы канала и процессора размещаютс в одном блоке пам ти микрограмм, и в любой момент времени может выполн тьс микропрограмма либо процессора, либо канала. Причем микропрограммы канала более приоритетны и могут прерывать микропрограмг ы процессора.In this channel, the firmware of the channel and the processor are located in the same microgram storage unit, and at any time the firmware of either the processor or the channel can be executed. Moreover, the channel firmware is of higher priority and can interrupt processor firmware.
Недостатком канала вл етс то, что он при большой загрузке имеет низкую пропускную способность, что значительно снижает производительнос процессора.The disadvantage of the channel is that it has a low bandwidth with a large load, which significantly reduces the performance of the processor.
Цепью изобретени вл ета повышение пропускной способности канала и снижение вли ни канала на произволительность процессора.The circuit of the invention is an increase in the channel capacity and a reduction in the effect of the channel on the processor availability.
Поставленна цель достигаетс тем что в мультиплексный канал, срдержаш й блок дешифрации команд, блок регистров, блок сопр жение с интерфейсом регистр последук цего адреса, первый и второй информационные входы и выход которого вл ютс соответственно первым и вторьм-входом с первым выходом канала, а управл юп91й вх соединен с управл ющими входами блока сопр жени с интерфейсом и блока регистров и первым выходом блока дешифрации команд, первые и вторые информационные входы и выходы блока сопр жени с интерфейсом соединены соответственно с третьим и первым входами и вторым и третьим выходами канала , вход и второй выход блока дещифрации команд вл ютс соответствено четвертым входом и выходом канала а информационный вход и выход блока The goal is achieved by the fact that, in a multiplex channel, a supported instruction decryption unit, a register unit, an interface interface unit, a register of the subsequent address, the first and second information inputs and the output of which are respectively the first and second input with the first output of the channel, and The control module is connected to the control inputs of the interface unit and the register unit and the first output of the command decryption unit; the first and second information inputs and outputs of the interface unit are connected to the interface venno third inputs and first and second and third channel output, the input and second output commands deschifratsii unit are according to a fourth input and output channel information input and output unit and
регистров соединены соответственно с п тыми входом и выходом канала, введены .блок формировани начальных адресов подпрограмм и запроса, блок сравНени адресов, регистр текущего адреса и триггер загрузки регистров, С первого по п тый выходы блока формировани начальных адресов подпрограмм и запроса вл ютс соответственно щестым г дес тым выходами канала. Первый вход соединен с шес тым входом канала, второй и третий входы - соответственно с первым и вторым управл ющими выходами блокаregisters are connected respectively to the fifth channel input and output, a block for creating subroutine initial addresses and a query is entered, an address matching block, a current address register and a register loading trigger, From the first to the fifth outputs of the block of generating initial addresses of the subroutines and the query are, respectively, the tenth output channel. The first input is connected to the sixth input of the channel, the second and third inputs are respectively connected with the first and second control outputs of the unit.
сопр жени с интерфейсом, а четвертый и п тый входы - соответственно с выходами блока сравнени адресов и триггера загрузки регистров. Первый и второй входы блока сравнени адресов соединены соответственно с информационным входом и выходом ре- гистра текущего адреса, управл ющий вход которого подключен к третьему выходу блока дешифрации команд, че-гвертым и.п тым выходами соединенного с соответствукшдами входами триггера загрузки регистров. Выход регистра последующего адреса соединен с первым входом блока сравнени . Блок формировани начальных адресов подпрограмм и запроса содержит элемент ИЛИ, два элемента НЕ и п ть элементов И, выхода, которых подключены соответственно к первому - п тому выходам блока, а первые входы - к первому входу блока. Вторые входа первого, второго и третьего элементов И подключены к выходу элемента ИЖ, первый и второй входы которого соединены соответственно со вторыми входами п того и четвертого элементов И и вторым и третьим входами блока. Третий вход второго элемента И подключен через первый элемент НЕ к третьим входам третьего, четвертого и п того элементов И и п тому входу блока Четвертый вход третьего элемента И соединен через второй элемент НЕ с четвертыми входами четвертого и п того элементов И и четвертым входом блока.interfaces with the interface, and the fourth and fifth inputs, respectively, with the outputs of the address comparison block and the register loading trigger. The first and second inputs of the address comparison unit are connected respectively to the information input and output of the current address register, the control input of which is connected to the third output of the command decryption unit, the fourth and fourth outputs connected to the corresponding register trigger trigger inputs. The output of the subsequent address register is connected to the first input of the comparison unit. The block of formation of the initial addresses of the subroutines and the request contains the element OR, two elements NOT and five elements AND, the outputs of which are connected respectively to the first - to the fifth outputs of the block, and the first inputs - to the first input of the block. The second inputs of the first, second, and third elements I are connected to the output of the IL element, the first and second inputs of which are connected respectively to the second inputs of the fifth and fourth elements I and the second and third inputs of the unit. The third input of the second element AND is connected through the first element NOT to the third inputs of the third, fourth and fifth elements AND the fifth input of the block The fourth input of the third element AND is connected through the second element NOT to the fourth inputs of the fourth and fifth elements AND and the fourth input of the block.
На фиг,1 представлена структурна схема мультиплексного канала и процессора; на фиг,2 - схема блока деши чрации команд; на фиг,3 - схема блокаFIG. 1 is a block diagram of a multiplex channel and a processor; FIG. 2 is a block diagram of instruction decoding; Fig, 3 is a block diagram
. регистров; на фиг.4 - схемаблока сопр жени с интерфейсом; на фиг,5 схема :входного регистра управлени интерфейсом; на фиг,6 - схема узла. registers; Fig. 4 shows a interface block with an interface; FIG. 5, a circuit: an input control register of the interface; Fig 6 is a diagram of the node
управлени выходными сигналами интерфейса; на фиг.7 - структура блока сравнени адресов; на фиг.8 - схема блока формировани начальных адресов подпрограмм и запроса.control output signals of the interface; 7 shows the structure of the address comparison block; Fig. 8 is a block diagram of the formation of the initial addresses of the subroutines and the request.
Мультиплексный канал 1, соединенный с процессором 2 (фиг.) содержит блок 3 дешифрации.команд, блок 4 регистров, блок 5 сопр жени с интерфейсом , регистр 6 последующего адреса, регистр 7 текущего адреса, триггер 8 загрузки регистров, блок 9 сравнени адресов, блок 10 формировани начальных адресов и запроса. Процессор 2 включает блок 1I арифметческо-логического устройства, блок 12 пам ти микропрограмм, блок 13 мультиплексиой пам ти и блок 14 оперативной пам ти. На фиг.1 обозначены входные информационные шины 15 процессора, выходные информационные шины 16 процессора, п тый, третий, четвертый, шестой, второй и первый входы 17-22 канала, п тый, второй, четвертый, шестой - дес тый, первый и третий выходы 23-32 канала, первый четвертый, п тый и третий выходы 33-36 блока дешифрации команд, второ и первый входы 37, 38 блока сравнени адресов, второй, третий, п тый и четвертый входы 39-42 блока формирог вани начальных адресов подпрограмм и запроса.The multiplex channel 1 connected to the processor 2 (FIG.) Contains a decryption block 3. Commands, a register block 4, an interface block 5, a subsequent address register 6, a current address register 7, a register load trigger 8, a block 10 forming initial addresses and a request. The processor 2 includes an arithmetic logic unit 1I, a microprogram memory block 12, a memory multiplex block 13 and a RAM block 14. In Fig. 1, the input information buses 15 of the processor, the output information buses 16 of the processor, the fifth, third, fourth, sixth, second and first inputs 17-22 of the channel, the fifth, second, fourth, sixth - tenth, first and third the channel outputs 23-32, the first fourth, fifth and third outputs 33-36 of the command decryption unit, the second and first inputs 37, 38 of the address comparison block, the second, third, fifth and fourth inputs 39-42 of the unit forming the initial addresses of the subprograms and request.
Блок 3 дешифрации команд (фиг. содер йт дешифратор 43 микропрограммных установок кашала, дешифратор 44 микропрограммных сбросов канала, дешифратор 45 микропрограммного упралени регистрами, триггер 46 запроса на прерывание по вводу-выводу.The command decryption unit 3 (FIG. Contains the descrambler 43 of the sperm firmware sets, the descrambler 44 of the channel firmware drops, the code decoder 45 of the firmware registers, the I / O interrupt request trigger 46.
На фиг.2 обозначены шины 47-53 управл ющих сигналов микропрограммны установок первого вьпсода блока, шины 54-61 управл ющих сигналов микропрограммных сбросов первого выхода блока, шины 62-74 управл юп р1х сигналов приема информации в регистры канала первого выхода блока,.In Fig. 2, buses 47-53 of control signals of microprogram units of the first block high, bus 54-61 of control signals of microprogram reset of the first block output, bus 62-74 control of p1x signals for receiving information in the channel registers of the first block output, are designated.
Блок 4 регистров (фиг.З) содер оит регистры 75-86 хранени информации канала, мультиплексор 87 вьщачи содержимого регистров на шины 23 п того выхода канала.Block 4 of registers (Fig. 3) contains registers 75-86 for storing channel information, multiplexer 87 for register contents on buses 23 of the fifth channel output.
Блок 5 сопр жени с интерфейсом (фиг.4) содержит регистр 88 входной информации иитерфейса, регистр 89 выходной информации интерфейса, регист 90 управлени входными сигналами интерфейса, узел 91 управлени выходными сигналами интерфейса. На фиг.4 обозначены пшны 92-95 входных ;управл к цих сигналов интерфейса первого информационного выхода блока. Регистр 90 управлени входными сигнала -ш интерфейса (фиг.5) содержит триггер 96 информации абонента, триггер 97 управлени абонента, триггер 98 адреса абонента, триггер 99The interface interface unit 5 (FIG. 4) contains the input information register 88 and the interface, the interface output information register 89, the interface input control register 90, the interface output control unit 91. In Fig. 4, the pnns 92-95 of the input pins are labeled; The control input control register 90 of the interface n (FIG. 5) contains the subscriber’s trigger 96, the subscriber’s control trigger 97, the subscriber’s address trigger 98, the trigger 99
работы абонента, триггер 100 требовани абонента, триггер 101 обратной выборки и триггер 102 измерени от абонента.subscriber operation, subscriber trigger trigger 100, inverse sampling trigger 101, and measurement trigger 102 from the subscriber.
Узел 91 управлени выходными сигналами интерфейса (фиг.6) содержит триггер 103 выборки канала, триггер 104 сброса выборки, триггер 105 блокировки выборки, триггер 106 начальной выборки, триггер 107 адреса кана-па , триггеры 108-114 управлени канала , элементы 115-П6 И-ИШ, элементы И П7-11§, элементы НЕ 119-121, элементы ИШ 122 и элемент задерж-:. ки 123. .The interface output control node 91 (FIG. 6) contains a channel sampling trigger 103, a sampling reset trigger 104, a sample lock trigger 105, an initial sampling trigger 106, a channel-trigger address trigger 107, channel control trigger 108-114, elements 115-A6 ISH, elements AND A7-11§, elements NOT 119-121, elements ISH 122 and the element delay- :. ki 123..
Клок 9 сравнени адресов (фиг. содержит элементы 124-131 сложени по модулю 2 и элемент И 132Блок формировани начальных адресов (4мйг.8) содержит элемент ИЛИ 133,The address comparison block 9 (fig. Contains modulo 2 addition elements 124-131 and the initial address formation block AND 132 (4igg.8) contains the element OR 133,
элементы НЕ 134 И 135 .элементы k 136-140. Elements NOT 134 AND 135. Elements k 136-140.
ультиш1ексный канал 1 предназначен дл подключени к процессору 2 сравнительно медленно действующих устройств ввода-вывода и управлени передачей информации между ними Н процессором.Ultra-1x channel 1 is designed to connect relatively slow-acting I / O devices to the processor 2 and control the transfer of information between them by the H processor.
Блок 3 предназначен дл форьтрова- ни микропрограммных сигналов управлени каналом, блок 4 регистров - дл хранени управл ющей информации oneрации ввода-вывода, выполн емой каналом . Блок 5 предназначен дл обмена информацией между каналом,ВУ (на фиг. не показаныр и процессором. Св зь с ВУ осуществл етс через вход 22 и выход 32 канала. Обмен информацией с процессором осуществл етс через вход 18 и выход 24 канала.Unit 3 is intended to format the firmware control signals of the channel, unit 4 registers - to store the control information of the I / O sector performed by the channel. Unit 5 is designed to exchange information between the channel, the slave (not shown in Fig. And the processor. Communication with the slave is via input 22 and output 32 of the channel. Information is communicated with the processor via input 18 and output 24 of the channel.
Регистр 6 последующего адреса предназначен дл хранени адреса ВУ.. Адрес ВУ запоминаетс в регистре 6 при инициации операции ввода-вывода в канале, а также в случае приема адреса в канал по требованию устройства в мультиплексном режиме работы канала.Адрес устройства принимаетс со входа 21 22 канала.Register 6 of the subsequent address is intended to store the address of the slave. The address of the slave is stored in register 6 when initiating an input-output operation in the channel, as well as in the case of receiving the address into the channel at the request of the device in a multiplex channel operation mode. The device address is received from input 21 22 channel.
Операци ввода-вывода в мультиплексном накале начинаетс по специальной команде процессора, котора задает адрес канала ВУ и при помощи специальных управл ющих слов указывает код команды, начальный адрес оперативной пам ти, количество передаваемых байтов данных и другие управл ющие признаки, по которым под управлением блока 12 и посредством блока 1I формируетс специальное управл ющее слово устройства, записываемое в блокThe I / O operation in the multiplexed filament starts with a special processor command that specifies the address of the slave channel and, using special control words, specifies the command code, the starting address of the main memory, the number of transmitted data bytes and other control signs that the unit controls 12 and by means of block 1I a special control word of the device is formed, which is written into the block
4и в блок 13 мультиплексной пам ти. Дл каждого ВУ в блоке 13 отводитс определенна фиксированна область, называема подканалом. В мультиплексном канале может одновременно выполн тьс несколько операций ввода-вывода . Канал обслуживает ВУ по их запросам , поступаюофим со входа 22 в блок 5. При работе канала с одаим или несколькими ВУ от одного и того же устройства может поступать в канал подр д несколько запросов на обг слутЕивание.4 and in block 13 of the multiplex memory. For each WU in block 13, a certain fixed area, called a subchannel, is allocated. Multiple I / O operations can be performed simultaneously on a multiplex channel. The channel serves the VU upon their requests, arriving from the input 22 in block 5. When the channel is operated with one or more TDUs from the same device, one can receive several requests for an overhaul from the same device.
В предлагаемом канале в регистр 7 запоминаетс адрес последнего обслуженного ВУ, управл ющее слово которого находитс в регистрах блока 4 и в подканале, и вс кий раз, когда новый поступает в канал, адрес &У|приславшего запрос, заноситс в регистр 6 посшедукмдего адреса и вIn the proposed channel, register 7 stores the address of the last served slave, the control word of which is in the registers of block 4 and in the subchannel, and whenever a new channel enters the channel, the address & V | that sent the request is entered into register 6 of the next address and in
блоке 9 сравниваетс с содержимым регистра 7 текущего адреса. В зависимости от результата сравнени ,.block 9 is compared with the contents of register 7 of the current address. Depending on the result of the comparison,.
ида запроса и.состо ни триггера 8 блок to формирует один из четырех фиксированных адресов, (0001, 0010,The request ID and the trigger state 8 block to form one of four fixed addresses, (0001, 0010,
0100, 1000 , поступающих с шлходов 27-30 канала на адресные шины блока 12 natoiTH микропрограмм,вызыва соответствующую короткую подпрограмму обслуживани . Триггер 8 загрузки регистров всегда находитс в состо гг юта I, если в блок 4 производилась0100, 1000 coming from the slots 27-30 of the channel to the address buses of the natoiTH microprogram unit 12, calling the appropriate short service routine. The trigger 8 load registers is always in the state of u I, if in block 4 was made
дагрузка управл ющего слова любого ВУ устройстваи;.в состо нии О, если загрувки не было..load the control word of any VU device;; in the state O, if there was no loading ..
Мультиплексный канал работает следуюцим образом.The multiplex channel works in the following way.
Получив необходимую управл ющую информацию и разместив ее в блоке регистров, канал 1 выполн ет начальную выборку адресуемого ВУ через вход 22 и выход 32 канала.При зтом передаче чей адреса ВУ, кода команды и байта Начального состо ни управл ет блокHaving received the necessary control information and placing it in the register block, channel 1 performs the initial selection of the addressed WU via input 22 and output 32 of the channel. The transfer of whose WR address, command code and byte of the Initial state is controlled by the block
5совместно с блоком 12,5 in conjunction with block 12,
Далее по командам из блока 3 адрес ВУ записываетс в регистр 6 и дублируетс в регистре 7 текущего адреса, триггер 8 устанавливаетс в единичнее состо ние, а под управлением сиггг, уналов из блока 12 блок 13 мультиплекс- ной пам ти настраивает на область пам ти, соответствующую ВУ, адрес которого хранитс в регистре 6. ПослеFurther, according to the commands from block 3, the address of the slave is recorded in register 6 and duplicated in register 7 of the current address, trigger 8 is set to one, and under control of sigg, unals from block 12, multiplex memory unit 13 adjusts to the memory area, the corresponding TU whose address is stored in register 6. After
запуска операции ввода-вывода на устройстве мультиплексный канал 1 логически отключаетс от процессора 2 и ВУ.starting an I / O operation on the device multiplex channel 1 is logically disconnected from processor 2 and slave.
Режим работы канала по обмену данг.The mode of the channel exchange dang.
5 ными между ВУ и процессором 2 в дальнейшем зависит от того, какое ВУ выставит на вход 22 канала запрос на обслуживание - ВУ, дп которого управл юща информаци операции ввода-выQ вода находитс в блоке регистров, ипи Byv дл которого управл юща информаци операции ввода-вывода находитс в блоке 13 мультиплексной пам ти.5 between WU and processor 2 in the future depends on which WU puts a service request at the input 22 of the channel - the WU, the dp of which the control information of the input-output operation is in the register block, and the Byv for which the control information of the entry operation The output is in block 13 of the multiplexed memory.
В мультиплексном режиме при г.отовности одного из ВУ прин ть или передать байт данных или байт состо ни ВУ выставл ет на шины 22 канала сигнал запроса на обслуживание (ТРБ-А), поступак ций в блок 5 по входу 94 (иГб). Если канал не зан т выполнением операции ввода-вывода, т.е. отсутствуют сигналы интерфейса на входах 93, 95 (РАБ-А, BBF-AJ, триггер 105 сброшен, то устанавливаетс триггер 103 выборки устройства (ВБРК). Начинаетс последовательность илборки устройства и обмена информацией с ним, в течение которой ВУ выдает на вход 22 свой адрее , которьй записываетс в регистр 6, и далее признак вида обслужива1ш (ИНФ-А или УПР-А, по которому в блоке 5 формируетс соответственно сигнал Требование на обслуживание данных или Требование на обслужи ванне состо ни . Эти сигналы поступают в блок 10 соответственно по входам 39 или 40 (4ИГ.8; дл формировани по ним сигнала запроса на микропрограммную приостановку и к сированного адреса РмикропрограммыIn multiplex mode, when one of the slaves is ready to receive or transmit a data byte or a status byte, the slave exposes a service request signal (TRB-A) to the 22-channel bus, the inputs to block 5 on input 94 (and GB). If the channel is not busy performing an I / O operation, i.e. there are no interface signals at inputs 93, 95 (RAB-A, BBF-AJ, trigger 105 is reset, a device sampling trigger 103 (VBRK) is set. A sequence of device acquisition and information exchange with it begins, during which the slave outputs its own input 22 address, which is recorded in register 6, and then sign of the type of service (INF-A or UPR-A, according to which, in block 5, the Signal Data Service Requirement or Service Condition Requirement is generated respectively. These signals are received in block 10 respectively inputs 39 or 40 ( 4IG.8; to form on them a request signal for microprogram suspension and to the sirovannogo address of the microprogram
обслуживани запро са по сигналу приема фиксированного адреса подпрограммы на входе 20. Сигнал запроса на микропрограммную приостановкуrequest service on the reception signal of the fixed address of the subroutine at the input 20. Signal of the request for firmware suspend
5 по выходу 26 поступает в блок 12 пам ти микропрограмм, где по нему с шин 27-30 при нимаетс код ксированного адреса микропрограммы обслуживани . В зависимости от вида обслуживани и состо ни канала вырабатываетс четыре кода фиксированного адреса микропрограммы обслуживани , по которым в блоке 12 вызываютс (иниции руютс ) соответствукнцие микропрограм мы обслуживани запроса. Когда по запросу ВУ на входе 39 блока 10 сформировалс сигнал Требо вани на обслуживание данных, а в блоке 4 находитс управл ющее слово дп выбранного ВУ, то блок 0 форми рует фиксированный адрес 0001, вызыва соответствунлцую микропрограмму в блоке 12. В этом случае управл ющее слово не читаетс из блока 13 мультиплексной пам ти, а беретс из блока 4 регистров и производитс обмен данными между ВУ и блоком 14 оперативной пам ти. При операции чтени данные со вхо а 22 принимаютс блоком 5 и переда- нзтс на выход 24 и далее через блок 11 арифметического устройства записы ваютс в блок 14 оперативной пам ти. При операции записи данные считываютс из блока 14 оперативной пам т проход т через блок 1 I ари||метическо логического устройства, вход 18 кана ла, блок 5 и передаютс на выход 32 канала. После обмена данными управл грщее слово устройства в блоке регистров модифицируетс в блоке 11 и снова записываетс в блок 4,- Мультиплексны какал 1 логически отключаетс от ВУ и процессора 2. Когда на входе 40 блока 10 сформировалс сигнал Требование на обсл живание состо ни , а- в блоке регист ров содержитс управл юща информаци дл выбранного ВУ, то блок ГО формирует фиксированный адрес 0010, вызыва соответствующую микропро- -грамму в блоке 12, завершени операции ввода-вывода с данным ВУ. Триг- гер 8 по входу 35 сбрасываетс в О а мультиплексный канал 1 логически отключаетс от ВУ и процессора 2. Если блок регистров не содержит управл кнцего слова ни дл одного из ВУ, а по запросу от ВУ формировалс сигнал на входе 39 или 40 блока 10, „формируетс фиксированный адрес 1000 и выполн етс микропрограмма обслуживани запроса,по которой из блока 13 мультиплексной пам ти по адресу устрой ства на выходе 31 канала считываетс соответствующее ему управл ющее слово 0. 10 устройства и через блок П, вход 17 канала записываетс в блок 4 регистров; адрес ВУ из регистра 6 переписываетс в регистр 7, а триггер 8 устанавливаетс в состо ние 1. После этого осуществл етс чтение (или запись) данных из (в) оперативной пам ти как описано дл случа фиксированного адреса 0001, если по запросу ВУ сформирован сигнал на входе 39 блока 10 или осуществл етс обслуживание байта состо ни как описано дл случа фиксированного адреса 0010, если сигнал сформирован на входе 40 блока 10. Если же по запросу ВУ сформирован сигнал на входе 39 или 40 блока 10, а в блоке регистров содержитс управл ющее слово дп другого ВУ, то блок 10формировани начального адреса и запроса формирует фиксированный адрес 0100, и начинает выполн тьс соответствуимца ему 1 кропрограмма, в процессе выполнени которой содержимое блока 4 через выход 23 и блок 11записываетс в подканал, соответствукнций адресу в регистре 7. Дальнейшее действие в канале совпадает с действи ми, описанными дп случа с фиксированным адресом 1000. Таким образом, люба операци в канале, св занна с передачей данных, выполн етс в три этапа: - начальна выборка ВУ,- передача данных и заверщение операции, причем все три этапа выполн ютс под управлением микропрограмма так, что основна нагрузка пpиxo p тc на второй этап, который выполн етс н режиме микропрограммной приостановки в мультиплексном режиме или в монопольном режиме. В режиме микропрограммной приостановки канал оказывает минимальное воздействие на процессор, задержива его работу при каждой передаче данных на врем одной приостановки . Реальна пропускна способность канала зависит от технических характеристик блоков канала, процессора, от количества ВУ, подключенных к каналу, и их скоростей передачи данных . Анализ работы канала показывает, что наибольший эффект достигаетс .; при работе одного устройства, работаг н цего в мультиплексном режиме и neper дающего данные по одному байту. При передачеданных пакетами эффект тем5, at output 26, enters microprogram memory block 12, where it receives the code of the xsated address of the service microprogram from bus 27-30. Depending on the type of service and the state of the channel, four codes of the fixed service firmware are generated, according to which, in block 12, the corresponding request service firmware is initiated (initiated). When a request for data service was generated at the request of the WU at input 39 of block 10, and in block 4 there is a control word dp of the selected WU, then block 0 forms a fixed address 0001, causing the corresponding firmware in block 12. In this case, the control the word is not read from block 13 of the multiplex memory, but is taken from block 4 of registers and data is exchanged between the slave and block 14 of the RAM. During a read operation, data from input 22 is received by block 5 and transmitted to output 24 and then through block 11 of the arithmetic unit is written to block 14 of the RAM. During a write operation, the data is read from the operational memory block 14 through block 1 I ari || of the logic unit, input 18 of the channel, block 5, and transmitted to output 32 of the channel. After the data exchange, the control word of the device in the register block is modified in block 11 and again recorded in block 4, - Multiplex CAC 1 is logically disconnected from the VU and processor 2. When the state service request signal is generated at input 40 of block 10, a- In the block of registers contains control information for the selected WU, the GO unit forms a fixed address 0010, calling the corresponding microprogram in block 12, to complete an I / O operation with this WU. Trigger 8 at input 35 is reset to O and multiplex channel 1 is logically disconnected from the slave and processor 2. If the register block does not contain a control word for any of the slaves, a signal from input 39 or 40 of the block 10 is generated upon request from the slave , The fixed address 1000 is formed and the request service firmware is executed, from which the corresponding control word 0 is read from the multiplex memory block 13 at the device address 31 at the channel output 31 and through the device P, the input 17 of the channel is written to the block 4 registers; the address of the slave from register 6 is rewritten to register 7, and the trigger 8 is set to state 1. After this, data is read (or written) from (in) the RAM as described for the fixed address case of 0001 if the signal is generated at the request of the slave at input 39 of block 10 or maintenance of the status byte is carried out as described for the case of fixed address 0010, if a signal is formed at input 40 of block 10. If, on request, WU generated a signal at input 39 or 40 of block 10, and in the register block there is a control dp of another Y, the initial address and request formation block 10 forms a fixed address 0100, and the first subprogram starts to execute it, during which the contents of block 4 through output 23 and block 11 are written to the subchannel corresponding to the address in register 7. Further action in the channel matches with the actions described in the dp case with a fixed address of 1000. Thus, any operation on the channel associated with data transmission is performed in three stages: - initial sampling of the VU, - data transmission and completion of the operation, And all three steps are performed under the control of the microprogram so that the main load is set to pc in the second stage, which is performed in the microprogram mode of suspending in the multiplex mode or in the exclusive mode. In firmware suspend mode, the channel has minimal impact on the processor, delaying its operation at each data transfer for the duration of one suspension. The actual channel capacity depends on the technical characteristics of the channel units, the processor, the number of slaves connected to the channel, and their data transfer rates. Analysis of the channel operation shows that the greatest effect is achieved. when one device is working, working in multiplex mode and neper giving data by one byte. When packets are transmitted, the effect is
меньше, чем больше длина пакета. При работе нескольких устройств в канале эффект зависит от количества и типов устройств и чем значительней разница в скорост х передачи данных отдельными устройствамиj тем больше эффект.less than longer packet length. When several devices are working in a channel, the effect depends on the number and types of devices and the more significant the difference in the data transmission rates of individual devices is, the greater the effect.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU802890306A SU879580A1 (en) | 1980-03-05 | 1980-03-05 | Multiplexer channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU802890306A SU879580A1 (en) | 1980-03-05 | 1980-03-05 | Multiplexer channel |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU879580A1 true SU879580A1 (en) | 1981-11-07 |
Family
ID=20881116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU802890306A SU879580A1 (en) | 1980-03-05 | 1980-03-05 | Multiplexer channel |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU879580A1 (en) |
-
1980
- 1980-03-05 SU SU802890306A patent/SU879580A1/en active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6421742B1 (en) | Method and apparatus for emulating an input/output unit when transferring data over a network | |
| EP0772130B1 (en) | Method and apparatus for transmission and processing of virtual commands | |
| US5434980A (en) | Apparatus for communication between a device control unit having a parallel bus and a serial channel having a serial link | |
| US5875352A (en) | Method and apparatus for multiple channel direct memory access control | |
| CN1552028B (en) | Method and apparatus for distributed direct memory access for systems on chip | |
| US5043938A (en) | Node controller for a local area network | |
| US5388217A (en) | Distributing system for multi-processor input and output using channel adapters | |
| EP0772121A1 (en) | Method and apparatus for memory sequencing | |
| EP0627688B1 (en) | Provision of accurate and complete communication between different bus architectures | |
| US5561806A (en) | Serial channel adapter | |
| US5603064A (en) | Channel module for a fiber optic switch with bit sliced memory architecture for data frame storage | |
| JPH08288941A (en) | Computer system and message transfer method | |
| KR980013142A (en) | Asynchronous Transfer Mode Communication Network, System Processing Performance and Memory Usage Enhancement Method | |
| JPH09224042A (en) | Device and method for packeting and segmenting mpeg packet | |
| WO1991002312A1 (en) | Modular input/output system for supercomputers | |
| JP2008310832A (en) | Apparatus and method for distributing signal from high level data link controller to a plurality of digital signal processor cores | |
| US6226292B1 (en) | Frame replication in a network switch for multi-port frame forwarding | |
| CN116737624B (en) | High-performance data access device | |
| SU879580A1 (en) | Multiplexer channel | |
| US20040151175A1 (en) | Transparent data format within host device supporting differing transaction types | |
| US4633461A (en) | Switching control for multiple stage time division switch | |
| US5602667A (en) | Extended distance fiber optic interface | |
| US7054958B2 (en) | Apparatus and method for responding to a interruption of a packet flow to a high level data link controller in a signal processing system | |
| DK167784B1 (en) | PLATE CONTROL UNIT FOR TRANSFER OF DATA UNIT BLOCKS BETWEEN PLACE STATION AND MAIN STORAGE | |
| AU544144B2 (en) | Input/output system and method of communication for peripheral devices in data processing system |