SU744727A1 - Устройство управлени дл блоков пам ти с разрешением неоднозначности - Google Patents

Description

(54) УСТРОЙСТВО УПРАВЛЕНИЯ ДЛЯ БЛОКОВ ПАМЯТИ С РАЗРЕШЕНИЕМ НЕОДНОЗНАЧНОСТИ

I

Изобретение относитс  к цифровой вычислительной технике и предназначено дл  использовани  в буфер.ных или ассоциативных запоминающих устройствах.

Известны схе.мы управлени  с разрешением неодиозначности, используемые в ассоциативных и буферных запоминающих устройствах , содержащие триггеры, св занные парал.11ельно ко входу тактовыми сигналами и параллельно-последовательно либо параллельно ко входу цепочками анализа состо ни  элементов пам ти {1 и |2).

Однако такие устройства обладают аппаратурной избыточностью и низким быстродействием .

Наиболее близким по техническому решению к предложенному  вл етс  устройство, состо щее из триггеров, каждый из которых соединен с двум  соответствующими элементами И, причем единичный выход триггера соединен с одним из входов первого элемента И, тактовые входы всех триггеров объединены, входы установки триггеров в единичное состо ние  вл ютс  информационными входами устройства, нулевой выход ..каждого триггера подключен к одному из .входов второго элемента И, ко вторым входам первого и второго элемента И, кроме элементов И, св занных с первым триггером , подключен выход второго элемента И, св занного с соседним триггером, вторые входы элементов И, св занных с первым f триггером, объединены и  вл ютс  tpaKTHруемыми входами, выходы первых элементов И  вл ютс  выходами устройства (3). Однако такое устройство обладает низким быстродействием, так как в нём после выработки каждого управл ющего сигнала 10 необходимо производить повторную запись данных в триггеры.

Цель изобретени  - попыщение быстродействи  устройства.

Указанна  цель достигаетс  тем, что в устройство управлени  дл  блоков пам ти

15 с разрешением неоднозначности, содержащее триггеры и элементы И, единичный выход каждого триггера соединен с одним из входов соответствующего элемента И. тактовые вхбды триггеров объединены, а 20 входы установки триггеров в единичное состо ние  вл ютс  информационными пходами устройства, дополнительно введены сумматоры по модулю два, причем выход каж- , лого элемента И соединен с соотнетствуюinnMH кхолами смежный Сумматбровпо мЬдулю два и другимвходом последующего элемента И, выходы сумматоров по модулю два соединены со входами управлени  соответствующих триггеров, нулевые выходы которых  вл ютс  выходами устройства. На фиг. 1 показана функциональна  схема устройства; на фиг. 2 - один из вариантов построени  В-триггера типа «зашелка ; на фиг. 3 - диаграммы, по сн ющие работу D-триггера. Устройство состоит из D-триггеров I типа «защелка, элементов 2 И, сумматора 3 по модулю .два, входа 4 установки триггеров в единичное состо ние, тактовых входов 5 триггеров, входов 6 управлени , нулевых выходов 7 триггеров, единичных выходов 8 триггеров. Устройство работает следущим образом. Входной информацией дл  него  вл ютс  о расположении  чеек пам ти запоминающего устройства, к которым необходимо обратитьс . Данные поступают на входы 4 триггеров 1. устройства в виде параллельного кода, логический нуль которого означает наличие, а логическа  единица - отсутствие полезной информации. В начальный момент все триггеры 1 установлены в нулевое состо ние. На выходах элементов 2 И потенциал соответствует логической единице, потенциалы на входах сумматоров 3 по модулю 2 также соответствуют логической единице.вследсТви эТоГбна выходах сумматоров 3 по модулю 2 потенциал соответствует логическому нулю и триггеры I заперты по входу 6 дл  прохожде .Ни  тактовых сигналов. При поступлении кода входной информации он записываетс  в триггеры 1 иустанавливаетс  на их выходах 8. Так кдк выход каждого элемента 2 И соединен с ле.вым входом соседнего .элемента 2 И, то первый (счита  слева) потенциал , соответствующий логическому нулю на выходе 8 триггера , установит потенциал логического нул  на выходе св занного с ним элемента 2 И и всех .элементов 2 И, расположенных справа. Таким образом, код входной информации, записанный в триггеры 1 исосто Ёций из произвольно расположенных логических еди

Ноиер тактового Код, записанный |Код на выходах | Код на выходах импульсаI в триггер Iэлементов 2 И сумматоров 3

010IOII OOOlOtl 0000011 0000001 0000000

oiboooo

0001000 0000010 OOOOOOI 0000000 НИЦ и нулей, на выходах элементов 2 И преобразуетс  в код, содержац;ий одну последовательность .логических единиц и одну последовательность логических нулей, причем начало последовательности нулей однозначно соответствует первому слева логическому нулю в коде входной информации. При этом на выходах всех, за исключением одного, сумматоров 3 по модулю 2 устанавливаютс  потенциалы логического нул . На входах сумматора 3 по модулю 2, св занного с триггером I, который  вл етс  первым слева из числа триггеров, установленных в единичное состо ние, потенциалы неодинаковы и поэтому на выходе данногосумматора 3 по модулю 2 устанавливаетс  потенциал логической единицы. Поэтому к моменту поступлени  очередного тактового импульса только один триггер 1, а именно первый слева из числа триггеров I, установленных в единичное состо ние , открыт по входу 6. Тактовый импульс в этот триггер 1 в инверсном виде по вл етс  на выходе 7 в качестве сигнала управлени , выдаваемого в запоминающее устройство . По заднему фронту тактового импульса происходит возврат триггера I в исходное состо ние. К моменту по влени  следующего тактового импульса открытым по входу б окажетс  уже второй слева триггер 1 из числа тех, в которые первоначально была записана логическа  единица. Очередной тактовый импульс пройдет через этот триггер , по заднему фронту его триггер I закроетс  по входу 6 и откроетс  следующий , и так далее до тех пор, пока все тригriepb I, в которые первоначально была записана Логическа  единица, не вернутс  в исходное состо ние. Таким образом, по каждому логическому нулю, содерн5;а1цемус  в коде входной информации и  вл ющемус  признаком необходимости выработки управл ющего сигнала , поочередно слева направо устройством вырабатываетс  по одному управл ющему сигналу. Пор док изменени  кодов в триггерах I, на выходах элементов 2 И и сумматоров 3 по модулю 2 показан на примере одного из кодов входной информации в таблице.

Из описани  работы устройства видно, что применение сумматора по модулю два, новых св зей и D-триггера типа «защелка позвол ет вырабатывать управл ющие сигналы без повторной переписи данных в триггеры , что увеличивает быстродействие устройства .

Claims (3)

1.Патент США № 3806889,

0 кл. 340-172,5 опублик. 1974.

2.Патент США № 3806890, кл. 340-172,5, опублик. 19/4.

3.Пилипос н Э.Р. К вопросу иавлечени  многозначного ответа из ггссоциативного ЗУ. Третье Всесоюзное совещание по запоминающим устройствам электронных вычислительных мащин. Сб. докладов под ред. Е. А. Брика. Л., изд. НТОРЭС им. Попова 1968, с. 60 (прототип).

Фа. /

744727

. i.

Фи г . 2