SU742977A1 - Цифровой дифференциальный анализатор - Google Patents

Description

Изобретение относитс  к вычисли- тельной технике и может быть использовано при построении вычислителей/ апраксиматоров и преобразователей различного рода функций, предназначенных дл  управлени  развертками индикаторов, фазированных антенных peiueTOK и других радиотехнических устройств. Известен цифровой дифференциальный анализатор, содержаший накапливающие сумматоры, блоки запоминани , блоки вычислени  подынтегральных функций, блок хранени  квантовых при ращений, коммутаторы, преобразователи , блок ввода, блок управлени , кор ректирующие блоки, блок хранени  информации , формирователи 1. Такой анализатор содержит большое количество оборудовани . Наиболее близким к предлагаемому по технической сущности и достигаемому результату  вл етс  анализатор содержащий запоминающее устройство, первые адресны е ишны которого св заны через дешифратор участков и счетчик участков с первыми выходами датчика исходных данных,а вторые адрес ные шины его подключены через дешифратор адреса прирашений к регистрам адреса прирашений, управл ющие входы которых подключены к соответствующим выводам дешифрат 5ра приращений, св занного через счетчик приращений и блок сравнени  с вторыми выходами датчика исходных данных, информационные выходы запоминающего устройства св заны через группу элементов И с входами регистров адреса приращений и с первыми 1входами суммирующего блока , вторые входы которого подключены к выходам суммирующего блока и св заны через вторую группу элементов И с выходами цифрового дифференциального анализатора, а внешние цепи управлени  подключены л входам йлока управлени  2. В этом анализаторе используетс  запоминающее.устройство с зонами участка и приращений, в которых со- ответственно написаны координаты начальных положений всех участков со всеми адресами приращений, необходимых дл  развертки этих участков, функции, и непосредственно записаны все приращени  функции необходимые дл  развертки этих участков, что при .водит к необходимости использовать накопитель запоминающего устройства большого объема, а также приводит к

необходимости использовать о ложное и громоздкое устройство адресами зоны приреидений эапоминаюшего устройства .

Целью изобретени   вл етс  упрощение схемы анализатора.

Поставленна  цель достигаетс  тем, что цифровой дифференциальный аналиэ4тор , содержащий запоминающее устррйство , адресные входы которого через последовательно соединенные счетчик участков и дешифратор подк;|почены к первой группе выходов блок выдачи исходных данных, втора  группа выходов которого подключена К; первой группе входов .первого блоKk сравнени , втора  группа входов которого соединена с первой группой выходов счетчика приращений, сумматор/ перва  группа входов которого подключена к выходам элементов И пер™ ври группы, втора  группа входов сум мотора и входы элементов И второй группы подключены к выходам сумматора , управл ющие входы элементов И первой и второй группы, управл ющие входы сумматора и счетчика приравденИй соединены с соответствующими выходами блока управлени , выход счет чйка участков подключен к первому ВКОДУ блока управлени , второй вход которого подключен к выходу первого сравнени , третий, четвертый и п тый входы.блока управлени   вл ю|гс  соответственно первым, вторым и третьим входами анализатора, Вход блока выдачи исходных данных соединен с первым входом анализатора, выходы которого подключены к выходам элементов И второй группы, содержит регистр приращени  функции, регистр ограничени  участка и второй блок сравнени , причем перва , втора  и треть  группы выходов запоминающего устройства соединены соответственно с третьей группой входов суг матора, входами регистра приращени  функции и входами регистра ограничени  участ-j к:а, управл ющий вход которого соеди-./ нен с соответствующим выходом блока управлени , а выходы подключены к первой группе входов второго блока сравнени , втора  группа входов которого подключена к второй группе Выходов счетчика приращений, выход второго блока сравнени  соединен с входами дешифратора, счетчика участков , счетчика приращений и с п тым входом блока управлени , выход которого соединен с управл ющим входом регистра приращени  функции, выходы которого подключены соответственно к ВХОДУ сумматора и к входам элементов И первой группы,

На чертеже дана структурна  схема предлагаемого анализатора.

Он содержит запоминающее устройство 1, дешифратор 2, счетчик 3 участков, блок 4 выдачи исходных данных , регистр 5 приращени  функции, регистр 6 ограничени  участка, блок 7 сравнени , счетчик 8 приращений, блок 9 сравнени- , группа элементов И 10, сумматор 11, группа элементов И 12, выходы 13 анализатора, блок 14 управлени , входы 15, 16 и 17 анализатора ,

1 1фровой дифференциальный анализатор работает следующим образом.

При подаче внешнего импульса с брос на вход 17 блок 14 управлени  обеспечивает установку в нулевое исходное состо ние всех регистров и счетчиков и обеспечивает блокировку генератора (на чертеже не показан) блока 14 управлени .

Затем при подаче внешнего импульса запуск на вход 16 подключаетс  генератор блока 14 управлени , обеспечивающий формирование на выходе его импульсов дл  управлени  последовательностью работы цифрового дифференциального анализатора. Далее подключаетс  выход дешифратора 2 и из запоминающего устройства 1 (с выходов его) информаци  с координатами начального положени  участка поступает на входы су /виатора -11 и запоминаетс  в нем, с вторых выходов запоминаюшего устройства 1 информаци  с приращением и со знаком приращени  функции (посто нный дл  выбранного участка) записываетс  в регистр 5 приращени  функции, а с третьих выходов запоминающего устройства 1 информаци  с ук.азанием количества дискретов дл  выбра.нного участка , в котором приращение функции может считатьс  посто нным-линейным, записываетс  в регистр б ограничени  участка,

Количество дискретов дл  выбираемых участков может существенно отличатьс  дл  различных участков. При этом информаци  с приращением функции с выходов регистра 5 не поступает на входы сумматора 11,так как блок 14 управлени  отключает управл ющие входы группы элементов И 10.

Claims (2)

1. Далее с приходом каждого импульса с выхода блока 14 управлени  результаты вычислений предыдущего такта выдаютс  через группу элементов И 12 на выходы 13 анализатора и одновременно эти импульсы поступают на счетный вход счетчика 8 приращений, который подсчитывает количество дискретов 8 выбранном участке функции, и также эти импульсы поступают на управл ющие входы группы элементов И 10, обеспечива  тем самым передачу приращени  функции на входы сумматора 11, при этом информаци  с первых выходов запоминающего устройства 1 снимаетс , так как выход дешифратора 2 отключаетс , В сумматоре 11 осуществл етс  вычисление функции путем прибавлени  (если на вход сум матора 11 подаетс  единица с соотве ствующего выхода регистра 5 прираще ни  функции) или вычитани  (если на вход сумматора 11 подаетс  нол с соответствующего выхода регистра 5 приращени  функции) приращени  функции к результату вычислени  фун ции в предыдущем такте, поступающему на входы сумматора 11, При равенстве кодов на обоих вхо дах блока 7 сравнени  счетчик 8 при ращений обнул етс , а счетчик 3 участков устанавливаетс  В следующее по пор дку состо ние, обеспечива  тем самым выборку информации с координатами начального положени  следующего по пор дку выбираемого участка и информации с указанием ко личества дискретов дл  выбираемого участка. Эта выбранна  информаци  поступает соответственно на входы сумматора 11 (непосредственно с пер вых выходов запоминающего устройства 1 или со вторых выходов его через регистр 5 приращени  функции и группу элементов И 10) и на входы регистра б ограничени  участка. Далее с приходом каждого импульса с выхода блока 14 управлени  результаты вычислений функций предыдущего такта выдаютс  через группу элементов И 12 на выходы 13 анализа тора и одновременно эти импульсы поступают на счетный вход счетчика прирашений. Счетчик 8 прирашений подсчитывает количество дискретов в выбранном участке функции, а также эти импульсы поступают на управл ющие входы группы элементов И 10, обеспечива  тем самым передачу приращени  функции на входы сумматора 11. При этом в сумматоре 11 осущест вл етс  вычисление.функции путем прибавлени  (или вычитани ) прираще ни  функций к результату вычислени  функций в предыдущем такте и т.д. д окончани  вычислени  заданной функции , т,е. до заполнени  счетчика 8 приращений и счетчика -3 участков, после чего цикл работы повтор етс . При подаче внешнего импульса ввод исходных данных на вход 15 на врем  его действи  отключаетс  генератор блока 14 управлени  и под ключаютс  выходы блока 4 выдачи исходных данных к входам счетчика 3 участков и входам блока 9 сравнени  другие входы которого подключены к выходам счетчика 8 приращений. При этом обнул ютс  счетчик 8 приращений , сумматор 11, регистр 5 прираще ни  функций, регистр 6 ограничени  участка, а выходы группы элементов И 12 отключаютс . Затем подключаетс  выход деишфратора 2 и из запоминающего устройства 1 информаци  с его первых выходов поступает на вхо ды сумматора 11, его вторых выходов записываетс  в регистр 5 приращени  функции, а с третьих выходов запоминающего Устройства 1 информаци  записываетс  в регистр 6 ограничени  участка. Далее с приходом каждого импульса с выхода блока 14 управлени  в сумлаторе 11 происходит вычисление функции, но результат вычислений функции выдаетс  на выходы IJ цифрового дифференциального анализатора через группу элементов И 12 только при совпадении кодов на обоих входах блока 9 сравнени , импульс выхода которого обеспечивает также ж блокировку генератора блока 14 управлени . После подачи импульса запуск на вход 16 генератор блока 14 управлени  разблокируетс , после чего цикл работы повтор етс . Схема предлагаемого цифрювого дифференциального анализатора упрсмиена, так как исключены регистры адреса приращений, дииифратор адреса приращений , дешифратор приращений и исключена зона приращений функции дл  всех участков вычисл емой функции в запоминающем устройстве, а также сокращена длина слов, записываемых в зону участка запоминающего устройства (длина слова с информацией, необходимой дл  записи в регистры прира лени  функции и ограничени  участка значительно меньше длины слова с информацией , необходимой дл  записи в регистры адреса приращени-й) . Формула изобретени  Цифровой дифференцисшьный ангшизатор , содержащий запоминающее устройство , адресные входы через последовательно соединенные счетчик участков и детаифратор подключены к первой группе выходов блока выдачи исходных данных, втора  группа выходов которого подключена к первой группе входов первого блока сравнеНИН , втора  группа входов которого соединена с первой группой выходов счетчика приргидений, сумматор, перва  группа входов которого подключена к выходам элементов И первой группы, втора  группа входов сукматора и входы элементов И второй группы подключены к выходам сумматора, управл ющие входы элементов И первой и второй групп, управл ющие входы сумматора и счетчика приращений соединены с соответствующими выходами блока управлени , выход счетчика участков подключен к первому входу блока управлени ,второй вход которого подключен к выходу первого блока сравнени ,третий,четвертый и п тый входы блока управлени   вл ютс  соответственно первым, вторым и третьим входами анализатора, вход блока выдачи исходных данных соединен

   С первым входом анализатора, выходы которого подключены к выходё1м элементов И второй группы, отличающийс  тем, что, с целью упрошенй  он содержит регистр приращени  функции, регистр ограничени  участка и второй блок сравнени , причём перва , в.тора  и треть  группы вфходов запоминающего устройства соефинены соответственно с третьей группой входов сумматора, входами регистра приращени  функции и входами регистра ограничени  участка, упрфвл ющий вход которого соединен с сбответствуюшим выходом блока управлени , а выходы подключены к первой группе входов второго блока сравнени , втора  группа входов которого подключена к второй группе выходов

   счетчика приращений, выход второго блокаСравнени  соединен с входами дешифратора, счетчика участков, счетчика приращений и с п тым входом блока управлени , выход котооого соединен с управл ю1гшм входом регистра приращени  функции, выходы которого подключены соответственно к входу сумматора и к входам элементов И первой группы.

   Источники информации, прин тые во внимание при экспертизе

   1,Авторское свидетельство СССР № 294157, кл. G 06 J 1/02, 1969,
2. 2.За вка № 2065293/24, , 15 кл, G 06 J 1/02, 1974, по которой

   вынесено решение о выдаче авторского свидетельства (прототип).

   11 i I I.