SU742977A1

SU742977A1 - Digital differential analyzer

Info

Publication number: SU742977A1
Application number: SU782615017A
Authority: SU
Inventors: Игорь Михайлович Соколов
Original assignee: Предприятие П/Я А-7162
Priority date: 1978-05-11
Filing date: 1978-05-11
Publication date: 1980-06-25

Description

Изобретение относитс к вычисли- тельной технике и может быть использовано при построении вычислителей/ апраксиматоров и преобразователей различного рода функций, предназначенных дл управлени развертками индикаторов, фазированных антенных peiueTOK и других радиотехнических устройств. Известен цифровой дифференциальный анализатор, содержаший накапливающие сумматоры, блоки запоминани , блоки вычислени подынтегральных функций, блок хранени квантовых при ращений, коммутаторы, преобразователи , блок ввода, блок управлени , кор ректирующие блоки, блок хранени информации , формирователи 1. Такой анализатор содержит большое количество оборудовани . Наиболее близким к предлагаемому по технической сущности и достигаемому результату вл етс анализатор содержащий запоминающее устройство, первые адресны е ишны которого св заны через дешифратор участков и счетчик участков с первыми выходами датчика исходных данных,а вторые адрес ные шины его подключены через дешифратор адреса прирашений к регистрам адреса прирашений, управл ющие входы которых подключены к соответствующим выводам дешифрат 5ра приращений, св занного через счетчик приращений и блок сравнени с вторыми выходами датчика исходных данных, информационные выходы запоминающего устройства св заны через группу элементов И с входами регистров адреса приращений и с первыми 1входами суммирующего блока , вторые входы которого подключены к выходам суммирующего блока и св заны через вторую группу элементов И с выходами цифрового дифференциального анализатора, а внешние цепи управлени подключены л входам йлока управлени 2. В этом анализаторе используетс запоминающее.устройство с зонами участка и приращений, в которых со- ответственно написаны координаты начальных положений всех участков со всеми адресами приращений, необходимых дл развертки этих участков, функции, и непосредственно записаны все приращени функции необходимые дл развертки этих участков, что при .водит к необходимости использовать накопитель запоминающего устройства большого объема, а также приводит кThe invention relates to computing technology and can be used to build calculators / converters and converters of various kinds of functions designed to control the sweep of indicators, phased antenna peiueTOK and other radio engineering devices. A digital differential analyzer is known, containing accumulating adders, memory blocks, calculating blocks of integrands, quantum storage module, switches, converters, input block, control block, correcting blocks, information storing unit, drivers 1. Such analyzer contains a large amount of equipment . The closest to the proposed technical essence and the achieved result is an analyzer containing a storage device, the first address points of which are connected through the parcel decoder and the section counter to the first outputs of the source data sensor, and the second address buses are connected to the registers via the address decoder bids addresses, the control inputs of which are connected to the corresponding pins of the decipher 5p increments connected through the increment counter and the unit of comparison with the second outputs of The source data collector, the information outputs of the storage device are connected through a group of elements And to the inputs of the increment address registers and the first 1 inputs of the summing block, the second inputs of which are connected to the outputs of the summing block and connected to the outputs of the digital differential analyzer, and the external The control circuits are connected to the inputs of the control unit 2. In this analyzer, a memory device is used with areas of the region and increments in which the coordinates You have the initial positions of all sections with all the increment addresses required for the development of these sections, the function, and all the increments of the function necessary for the development of these sections are directly recorded, which leads to the need to use a large storage mass storage device, and also leads to

необходимости использовать о ложное и громоздкое устройство адресами зоны приреидений эапоминаюшего устройства .the need to use a false and unwieldy device with the addresses of the prerequisites of the e-memory device.

Целью изобретени вл етс упрощение схемы анализатора.The aim of the invention is to simplify the analyzer circuit.

Поставленна цель достигаетс тем, что цифровой дифференциальный аналиэ4тор , содержащий запоминающее устррйство , адресные входы которого через последовательно соединенные счетчик участков и дешифратор подк;|почены к первой группе выходов блок выдачи исходных данных, втора группа выходов которого подключена К; первой группе входов .первого блоKk сравнени , втора группа входов которого соединена с первой группой выходов счетчика приращений, сумматор/ перва группа входов которого подключена к выходам элементов И пер™ ври группы, втора группа входов сум мотора и входы элементов И второй группы подключены к выходам сумматора , управл ющие входы элементов И первой и второй группы, управл ющие входы сумматора и счетчика приравденИй соединены с соответствующими выходами блока управлени , выход счет чйка участков подключен к первому ВКОДУ блока управлени , второй вход которого подключен к выходу первого сравнени , третий, четвертый и п тый входы.блока управлени вл ю|гс соответственно первым, вторым и третьим входами анализатора, Вход блока выдачи исходных данных соединен с первым входом анализатора, выходы которого подключены к выходам элементов И второй группы, содержит регистр приращени функции, регистр ограничени участка и второй блок сравнени , причем перва , втора и треть группы выходов запоминающего устройства соединены соответственно с третьей группой входов суг матора, входами регистра приращени функции и входами регистра ограничени участ-j к:а, управл ющий вход которого соеди-./ нен с соответствующим выходом блока управлени , а выходы подключены к первой группе входов второго блока сравнени , втора группа входов которого подключена к второй группе Выходов счетчика приращений, выход второго блока сравнени соединен с входами дешифратора, счетчика участков , счетчика приращений и с п тым входом блока управлени , выход которого соединен с управл ющим входом регистра приращени функции, выходы которого подключены соответственно к ВХОДУ сумматора и к входам элементов И первой группы,The goal is achieved by the fact that a digital differential analyzer containing a storage device, the address inputs of which through the serially connected area counter and the decoder are | to the first output group, the source data output unit, the second output group of which is connected to; the first group of inputs. the first comparison block, the second group of inputs of which is connected to the first group of outputs of the increment counter, the adder / first group of inputs of which is connected to the outputs of the elements And the first group of the groups and the inputs of the elements of the second group are connected to the outputs the accumulator, control inputs of the elements of the first and second groups, the control inputs of the accumulator and the counter of equals, are connected to the corresponding outputs of the control unit, the output of the count of the sections is connected to the first ACODU of the unit control, the second input of which is connected to the output of the first comparison, the third, fourth and fifth inputs of the control unit is | rc respectively the first, second and third inputs of the analyzer; The input of the source data output unit is connected to the first input of the analyzer whose outputs are connected to the outputs elements of the second group, contains the function increment register, the region restriction register and the second comparison block, the first, second and third groups of memory outputs being connected respectively to the third group of inputs the controller, the inputs of the increment register of the function and the inputs of the restriction register are j to: a, the control input of which is connected to the corresponding output of the control unit, and the outputs are connected to the first input group of the second comparison unit, the second input group of which is connected to the second group of outputs of the increment counter, the output of the second comparison unit is connected to the inputs of the decoder, the section counter, the increment counter and the fifth input of the control unit, the output of which is connected to the control input of the increment register of the function, ode which are respectively connected to the inputs of the adder and to inputs of AND gates of the first group,

На чертеже дана структурна схема предлагаемого анализатора.The drawing shows the structural scheme of the proposed analyzer.

Он содержит запоминающее устройство 1, дешифратор 2, счетчик 3 участков, блок 4 выдачи исходных данных , регистр 5 приращени функции, регистр 6 ограничени участка, блок 7 сравнени , счетчик 8 приращений, блок 9 сравнени- , группа элементов И 10, сумматор 11, группа элементов И 12, выходы 13 анализатора, блок 14 управлени , входы 15, 16 и 17 анализатора ,It contains a storage device 1, a decoder 2, a counter of 3 sections, a unit 4 for issuing source data, a function increment register 5, a section limit register 6, a comparison block 7, an increment counter 8, a comparison block 9, a group of elements And 10, an adder 11, the group of elements 12, the outputs 13 of the analyzer, the control block 14, the inputs 15, 16 and 17 of the analyzer,

1 1фровой дифференциальный анализатор работает следующим образом.1 1-digit differential analyzer operates as follows.

При подаче внешнего импульса с брос на вход 17 блок 14 управлени обеспечивает установку в нулевое исходное состо ние всех регистров и счетчиков и обеспечивает блокировку генератора (на чертеже не показан) блока 14 управлени .When an external pulse is applied from the input to the input 17, the control unit 14 ensures that all the registers and counters are set to zero and blocks the generator (not shown) of the control unit 14.

Затем при подаче внешнего импульса запуск на вход 16 подключаетс генератор блока 14 управлени , обеспечивающий формирование на выходе его импульсов дл управлени последовательностью работы цифрового дифференциального анализатора. Далее подключаетс выход дешифратора 2 и из запоминающего устройства 1 (с выходов его) информаци с координатами начального положени участка поступает на входы су /виатора -11 и запоминаетс в нем, с вторых выходов запоминаюшего устройства 1 информаци с приращением и со знаком приращени функции (посто нный дл выбранного участка) записываетс в регистр 5 приращени функции, а с третьих выходов запоминающего устройства 1 информаци с ук.азанием количества дискретов дл выбра.нного участка , в котором приращение функции может считатьс посто нным-линейным, записываетс в регистр б ограничени участка,Then, when an external pulse is applied, the start to the input 16 connects the generator of the control unit 14, which provides the formation of its output pulses to control the sequence of operation of the digital differential analyzer. Next, the output of the decoder 2 is connected, and from the storage device 1 (from its outputs) information with the coordinates of the initial position of the section is fed to the inputs of the c / viator -11 and stored in it, from the second outputs of the storage device 1 information with an increment and with the sign of the increment of the function (constant data for the selected area) is written to the function increment register 5, and from the third outputs of the storage device 1 information with the indication of the number of samples for the selected section in which the function increment can be considered linear-linear, is written to the region b limit register,

Количество дискретов дл выбираемых участков может существенно отличатьс дл различных участков. При этом информаци с приращением функции с выходов регистра 5 не поступает на входы сумматора 11,так как блок 14 управлени отключает управл ющие входы группы элементов И 10.The number of samples for selectable areas may vary significantly for different areas. In this case, the information with the increment of the function from the outputs of the register 5 is not fed to the inputs of the adder 11, since the control unit 14 disables the control inputs of the group of elements And 10.

Claims

Then, with the arrival of each pulse from the output of the control unit 14, the results of calculations of the previous clock cycle are output through a group of elements 12 to the outputs 13 of the analyzer and at the same time these pulses arrive at the counting input of the increment counter 8, which counts the number of 8 samples in the selected part of the function, and also these pulses arrive to the control inputs of the group of elements AND 10, thereby ensuring the transfer of the function increments to the inputs of the adder 11, and the information from the first outputs of the memory 1 is removed, since The output of the decoder 2 is disabled. In the adder 11, the function is calculated by adding (if the input of the sum of the matrix 11 is fed to the unit from the corresponding output of the register 5 increments of the function) or subtraction (if the input of the adder 11 is fed the zero from the corresponding output of the register 5 increments of the function ) increments of the function to the result of the calculation of the function in the previous clock fed to the inputs of the adder 11. If the codes on both inputs of the comparison block 7 are equal, the counter 8 during zeroing will be reset, and the counter of 3 sections will be set order in order, thereby providing a sample of information with the coordinates of the initial position of the next in order selectable area and information indicating the number of samples for the selected area. This selected information is fed respectively to the inputs of the adder 11 (directly from the first outputs of the storage device 1 or from the second outputs thereof through the register 5 increments of the function and the group of elements And 10) and to the inputs of the register b for the area restriction. Then, with the arrival of each pulse from the output of control block 14, the results of calculations of the functions of the previous clock cycle are output through a group of elements 12 to the outputs 13 of the torus analyzer and at the same time these pulses go to the count input of the increment counter. The increment counter 8 counts the number of discretes in the selected part of the function, as well as these pulses go to the control inputs of the group of elements And 10, thereby ensuring the transfer of the function increments to the inputs of the adder 11. At the same time, in the adder 11, the function is calculated by adding ( or subtracting) the increment of functions to the result of calculating the functions in the previous cycle, etc. to finish the calculation of a given function, t, e. until the counter is filled with 8 increments and a counter of -3 sections, after which the cycle of operation is repeated. When an external pulse is applied, input of input data to input 15 for the duration of its operation turns off the generator of control unit 14 and connects the outputs of the output data output unit 4 to the inputs of the 3 sections counter and the inputs of comparison unit 9 whose other inputs are connected to the outputs of the counter 8 increments. At the same time, the increment counter 8, the adder 11, the function increment register 5, the area limit register 6, and the outputs of the And 12 element group are turned off. Then the output of the disinfector 2 is connected and from the memory 1 the information from its first outputs goes to the inputs of the adder 11, its second outputs is written to the function increment register 5, and from the third outputs of the memory 1 the information is written to the area restriction register 6. Then, with the arrival of each pulse from the output of control unit 14, the function 11 calculates the function, but the result of the function calculation is output to the IJ outputs of the digital differential analyzer through a group of elements And 12 only when the codes on both inputs of the comparison unit 9 match, the output pulse of which also provides blocking the generator of the control block 14. After a pulse is applied, the start to the input 16 of the generator of the control unit 14 is unlocked, after which the work cycle is repeated. The scheme of the proposed digital differential analyzer is upscaled, since the increment address registers, the increment address diiifter, the increment decoder and the function increment zone for all sections of the computed function in the storage device, as well as the length of words written in the area of the storage section (the word length with the information necessary for writing to the registers of function and limiting a segment is much less than the length of the word with the information necessary for writing into regis ry address increment th). DETAILED DESCRIPTION OF THE INVENTION Digital differential angleshield containing a storage device, address inputs through serially connected section counter and part of the indicator are connected to the first group of outputs of the initial data output unit, the second group of outputs of which are connected to the first group of inputs of the first block compared to the first group of inputs of which are connected to the first group outputs of the counting counter, an adder, the first group of inputs of which is connected to the outputs of elements AND of the first group, the second group of inputs of the Sukmato and the inputs of the elements of the second group are connected to the outputs of the adder, the control inputs of the elements of the first and second groups, the control inputs of the adder and the increment counter are connected to the corresponding outputs of the control unit, the output of the section counter is connected to the first input of the control unit, the second input of which is connected to the output of the first comparison unit, the third, fourth and fifth inputs of the control unit are the first, second and third inputs of the analyzer, respectively; the input of the source data output unit is connected

With the first input of the analyzer, the outputs of which are connected to the output of the elements of the second group, characterized in that, for the purpose of simplification, it contains the function increment register, the region restriction register and the second comparison unit, the first, second and third of the input input memory group are coupled correspondingly with the third group of inputs of the adder, the inputs of the increment register of the function and the inputs of the register of restriction of the section, the control input of which is connected to the corresponding output of the control unit, and the outputs are connected to the first group of inputs of the second comparison unit, the second group of inputs of which is connected to the second group of outputs

the increment counter, the output of the second Comparison unit is connected to the inputs of the decoder, the section counter, the increment counter and the fifth input of the control unit, the output of which is connected to the control of the increment register input, the outputs of which are connected respectively to the input of the adder and to the inputs of the AND elements of the first group.

Sources of information taken into account in the examination

1, USSR Author's Certificate No. 294157, cl. G 06 J 1/02, 1969,

2. Forward number 2065293/24, 15 cl, G 06 J 1/02, 1974, according to which

decision on issuance of copyright certificate (prototype).

11 i i i.