Claims (2)
0 выход которого соединен со счетным входом счетчика и с тактовым входом кольцевого сдвигового регистра, регистр адреса, первый выход которого соединен с первым входом блока сравнени , второй вход которого подключен к выходу счетчика, группы элементов И, включает дешифратор адреса и элементы ИЛИ, при этом каждый выход дешифратора адреса соединен с первыми входами элементов И соответствующей группы , вторые входы элементов И всех групп соединены с выходом блока сравнени , а третьи входы - с соответствующими выходами кольцевого сдвигового регистра, вход дешифратора адреса подключен ко второму выходу регистра адреса, а входы элементов ИЛИ соединены с выходами одноименных элементов И каждой группы. На фиг. I изображена блок-схема предлагаемого запоминающего устройства; на фиг. 2 - сжата последовательность чисел (слов) в кольцевом сдвиговом регистре; на фиг. 3 - схема кольцевого сдвигового регистра . Устройствр содержит генератор 1 импульсов , кольцевой сдвиговый регистр 2, счетчик 3, блок 4 сравнени , регистр 5 адреса , дешифратор 6 адреса, группы 7 элементов И 8, элементы ИЛИ 9 и шину 10 начальной установки. Выход генератора 1 импульсов подключен к тактовому входу кольцевого сдвигового регистра 2 и к счетному входу счетчика 3, выход счетчика 3 соединен со вторым входом блока 4 сравнени , первый его вход. - с первым выходом регистра 5 адреса, второй выход которого подключен к дешифратору 6 адреса, выходы дешифратора адреса 6подключены к первым входам элементов И 8 соответствующей группы 7, вторые входы всех элементов И 8 соединены между собой и с выходом блока сравнени 4, третьи входы элементов И 8 каждой группы 7 соединены с соответствующими выходами кольцевого сдвигового регистра 2, выходы одноименных элементов И 8 каждой группы 7объединены с помощью элементов ИЛИ 9, щина 10 начальной установки подключена к соответствующим входам счетчика 3 и кольцевого сдвигового регистра 2. Запоминающее устройство работает слецющим образом. Когда нет обращени к запоминающему устройству, вс хранима информаци потактно сдвигаетс в кольцевом сдвиговом регистре 2. Скорость перемещени зависит от частоты генератора 1 импульсов. При этом слова (числа) в кольцевом сдвиговом регистре 2 хран тс в сжатом виде. Например , все трехразр дные числа 111, ПО, 101, 100, 011, 010, 001, кроме нулевого, могут быть упакованы в одну сжатую строго периодическую последовательность (фиг. 2) с периодом 1 2- 1 2- 1 7, где п - разр дность исходных чисел. Исходные числа упаковываютс в сжатую последовательность вручную, если чисел не очень много или с помощью ЭВМ. В случае хранени чисел в сжатом виде в качестве адреса числа используетс его номер в последовательности. Нумераци чисел в последовательности показана в скобках и ведетс справа налево ,(фиг. 2). Дл увеличени быстродействи запоминающего устройства кольцевой сдвиговый регистр 2 разбиваетс на /С частей (групп) так, чтобы в каждой части (группе) количество запоминающих элементов (триггеров ) т было бы т п. Считывание информации производитс с п-разр дов в каждой части, поэтому адрес числа состоит из двух частей. Так как количество запоминающих элементов гп в кольцевом сдвигрвом регистре 2 равно 7, а разр дность п исходных чисел равна. 3, то он разбит на две (К 2) части m . Считывание информации производитс с трех первых и трех последних запоминающих элементов. Из фиг. 3 видно, что за три такта сдвига можно обратитьс к любому слову в последовательности , т.е. быстродействие увеличиваетс в два раза по сравнению с тем, если бы считывание производилось только с одной части сдвигового регистра. Однако перед началом каждого обращени к запоминающему устройству кольцевой сдвиговый регистр 2 должен находитьс в исходном состо нии, т.е. первое по номеру число в последовательности должно располагатьс в старших разр дах кольцевого сдвигового регистра 2 в чейках D ;, D D i, иначе будет неоднозначность в адресации. Р обращении к запоминающему устрой У ° адреса записываетс в регистр 5 адреса. Одновременно с занесением кода адреса на регистр 5 адреса по сигналу начальной установки, снимаемого с шины 10, гаситс счетчик 3, а кольцевой сдвиговый регистр 2 устанавливаетс в исходное состо ние , т.е. сжата последовательность размещаетс в кольцевом сдвиговом регистре 2 так, чтобы число с первым номером в последовательности располагалось в старшлх разр дах регистра, начина с первого разр да (счет разр дов ведетс слева направо). Старщие разр ды адреса из регистра 5 адреса поступают на дешифратор 6 адреса, а остальные (младшие) разр ды - на блок 4 сравнени . При совпадении содержимого счетчика 2 с заданным значением младших разр дов адреса на выходе блока 4 сравнени по вл етс единичный сигнал, который поступает на первый входы всех элементов и 8. После расщифровки старщих разр дов кода адреса на одном из выходов дещифратора б адреса формируетс также единичный сигнал, который с выхода дешифратора 6 адреса следует на первые входы элементов И 8 соответствующей группы 7. По этому сигналу искомое число из кольцевого сдвигового регистра 2 через элементы И 8 и ИЛИ 9 выдаетс на выход устройства. Таким образом, быстродействие такого запоминающего устройства возрастает и повышаетс его надежность за счет сокращени количества элементов пам ти. Формула изобретени Запоминающее устройство на сдвиговых регистрах, содержащее генератор импульсов, выход которого соединен со счетным входом счетчика и с тактовым входом кольцевого сдвигового регистра, регистр адреса, первый выход которого соединен с первым входом блока сравнени , второй вход которого подключен к выходу счетчика, группы элементов И, отличающеес тем, что, с целью повыщени надежности и быстродействи устройства, оно содержит дешифраи тор адреса и элементы ИЛИ, при этом каждый выход дещифратора адреса соединен с первыми входами элементов И соответствующей группы, вторые входы элементов И всех групп соединены с выходом блока сравнени , а третьи входы - с соответствующими выходами кольцевого сдвигового регистра, вход дещифратора адреса подключен ко второму выходу регистра адреса, а входы элементов ИЛИ соединены с выходами одноименных элементов И каждой группы. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 519761, кл. G 11 С 19/00, 1976. 0 the output of which is connected to the counting input of the counter and the clock input of the ring shift register, the address register, the first output of which is connected to the first input of the comparison unit, the second input of which is connected to the output of the counter, the AND element group, includes the address decoder and the OR elements, each output of the address decoder is connected to the first inputs of elements AND of the corresponding group, the second inputs of elements AND of all groups are connected to the output of the comparison unit, and the third inputs are connected to the corresponding outputs of the ring shift About the register, the address of the address decoder is connected to the second output of the address register, and the inputs of the OR elements are connected to the outputs of the elements of the same name AND of each group. FIG. I shows the block diagram of the proposed storage device; in fig. 2 - the sequence of numbers (words) in the ring shift register is compressed; in fig. 3 is a diagram of a ring shift register. The device contains a pulse generator 1, a ring shift register 2, a counter 3, a comparison block 4, an address register 5, an address decoder 6, a group of elements AND 8, elements OR 9 and a bus 10 of the initial installation. The output of the pulse generator 1 is connected to the clock input of the ring shift register 2 and to the counting input of the counter 3, the output of the counter 3 is connected to the second input of the comparison unit 4, its first input. - with the first output of the address register 5, the second output of which is connected to the address decoder 6, the outputs of the address decoder 6 are connected to the first inputs of elements AND 8 of the corresponding group 7, the second inputs of all elements of AND 8 are interconnected and with the output of the comparison unit 4, the third inputs of elements And 8 of each group 7 is connected to the corresponding outputs of the ring shift register 2, the outputs of the elements of the same name AND 8 of each group 7 are combined with the help of the elements OR 9, the initial setting 10 is connected to the corresponding inputs of the counter 3 and ring shift register 2. The memory device operates as follows. When there is no access to the storage device, the entire stored information is continuously shifted in the circular shift register 2. The speed of movement depends on the frequency of the pulse generator 1. Here, the words (numbers) in the ring shift register 2 are stored in a compressed form. For example, all three-digit numbers 111, ON, 101, 100, 011, 010, 001, except for zero, can be packaged into one squeezed strictly periodic sequence (Fig. 2) with a period of 1 2-1 2-1 7, where n is the width of the original numbers. The original numbers are packed into a compressed sequence manually, if the numbers are not very large or by computer. In the case of storing numbers in compressed form, its number in the sequence is used as the address of the number. The numbering of the numbers in the sequence is shown in brackets and is conducted from right to left (Fig. 2). To increase the speed of the memory, the ring shift register 2 is divided into / C parts (groups) so that in each part (group) the number of storage elements (triggers) t would be m p. Information is read from n-bits in each part, therefore the address of the number consists of two parts. Since the number of memory elements gp in the ring shift register 2 is 7, and the width n of the initial numbers is. 3, it is divided into two (K 2) parts of m. Information is read from the first three and last three storage elements. From FIG. 3, it can be seen that in three shift cycles one can refer to any word in the sequence, i.e. the speed is doubled compared to if the read was done from only one part of the shift register. However, before each access to the memory device, the ring shift register 2 must be in the initial state, i.e. The first number in the sequence must be located in the higher bits of the ring shift register 2 in the D;, D D i cells, otherwise there will be an ambiguity in the addressing. The address to the memory device V ° is written to the address register 5. Simultaneously with the entry of the address code to the address register 5, the initial setting signal removed from the bus 10 extinguishes counter 3, and the ring shift register 2 is reset. the compressed sequence is placed in the ring shift register 2 so that the number with the first number in the sequence is located in the highest bits of the register, starting with the first bit (the count of bits is left to right). Older bits of the address from register 5 of the address are sent to the decoder 6 addresses, and the remaining (younger) bits - on block 4 of the comparison. When the contents of counter 2 coincide with the specified value of the lower-order bits of the address, a single signal appears at the output of comparison unit 4, which arrives at the first inputs of all elements and 8. After decoding the high-order bits of the address code, a single is also generated the signal that follows from the output of address decoder 6 follows the first inputs of elements AND 8 of the corresponding group 7. By this signal, the required number from the ring shift register 2 through the elements AND 8 and OR 9 is output to the device. Thus, the speed of such a storage device increases and increases its reliability by reducing the number of memory elements. Claim storage device containing a pulse generator, the output of which is connected to the counter input of the counter and the clock input of the ring shift register, address register, the first output of which is connected to the first input of the comparator, the second input of which is connected to the output of the counter, a group of elements And, characterized in that, in order to increase the reliability and speed of the device, it contains an address decoder and OR elements, with each output of an address decryptor connected to the input inputs of the AND elements of the corresponding group, the second inputs of the AND elements of all the groups are connected to the output of the comparison unit, and the third inputs are connected to the corresponding outputs of the ring shift register, the address of the address resolver is connected to the second output of the address register, and the inputs of the OR elements are connected to the outputs of the same AND elements each group. Sources of information taken into account during the examination 1. USSR author's certificate No. 519761, cl. G 11 C 19/00, 1976.
2.Авторское свидетельство СССР по за вке № 2829212/18-24, кл. G 11 С 17/00, 15.10.79 (прототип).2. USSR author's certificate for application No. 2829212 / 18-24, cl. G 11 C 17/00, 15.10.79 (prototype).
3(1) 5(4}3 (1) 5 (4}
Г1Г/ G1G /
о / 11 о 1 0.0 / ... o / 11 o 1 0.0 / ...
4(б/4 (b /
ft fitft fit
шдное Q 1 J / 1 О 1 О / состо ние V-:-Ly ;/first Q 1 J / 1 O 1 O / state V -: - Ly; /
1такт О О 1 / 1 1 tick About 1/1
1 О О / i f 1 О1 O O / i f 1 O
Етакт Etakt
Ж так/ О 1 11/Well so / About 1 11 /
/ V/ V
//
Фи2.5Phi2.5