SU741466A1 - Лини задержки импульсов - Google Patents
Лини задержки импульсов Download PDFInfo
- Publication number
- SU741466A1 SU741466A1 SU762331448A SU2331448A SU741466A1 SU 741466 A1 SU741466 A1 SU 741466A1 SU 762331448 A SU762331448 A SU 762331448A SU 2331448 A SU2331448 A SU 2331448A SU 741466 A1 SU741466 A1 SU 741466A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- output
- input
- time
- elements
- Prior art date
Links
Landscapes
- Pulse Circuits (AREA)
Description
1
Изобретение относитс к области импульсной и вычислительной техники и может быть использовано дл построени линий задержки импульсов (ЛЗИ),
Известна лини задержки импульсов, каждый разр д которой выполнен на трех логических элементах И-НЕ (ИЛИ-НЕ), образующих друг с другом триггерные структу1Ж1. Выход одного из логических элементов И-НЕ (ИЛИ-НЕ) каждого предыдущего триггера соединен со входами двух логических элементов И-НЕ (ИЛИ-НЕ) каждого последующего разр да, а входы третьего логичес1«эго элемента И-НЕ (ИЛИ-НЕ) последующих разр дов соединены со входами одноименных логических элементов И-НЕ (ИЛИ-НЕ) предыдущего разр да, при этом источник тактовых импуль .сов подключен ко входам логических элементов И-НЕ (ИЛИ-НЕ), выходы которых соединены со входом двух логических элементов И-НЕ (ИЛИ-НЕ) каждого последующего разр да 1. Данна ЛЗИ на каждый разр д использует три элемента И-НЕ, два из которых трехвходовые, а один двухвходовой . Недостатком данной ЛЗИ вл етс большое чис.пю элементов.
требуемых дл ее построени и вследствие этого ма.ла надежность.
Известна лини задержки импульсов , содержаща T-fc -триггер, и П разр дов, каждый из которых содержит .триггер на двух элементах И-НЕ, вход установки в единицу каждого и триггера соединен с инверсным выходом n-l триггера, выход элемента
10
Ti -триггера соеустановки в
динен с шиной обнулени триггеров нечетных разр дов, а- выход элемен ь,. триггера
О
та установки в
соединен с шиной обнулени тригге15 . ров четных разр дов.
Недостатком данной линии задержки вл етс больша сложность, выражающа с в наличии на выходе каждого разр да ее ди(1 ференцирующих
20 . ВС-и.епочек. Наличие КС-цепочек усложн ет выполнение данной линии задержки по интегральной технологии, уменьшает максимальную частоту работы линии задержки. Уход параметров
25 резисторов и конденсаторов приводит к ненадежной работе линии задержки .
Claims (1)
- Целью изобретени вл етс упрощение устройства (исключение дифференцирующих цепочек и повышение надежности работы).. Дл достижени указанной цели в линии задержки импульсов,. содержащу Tt -триггер и п разр дой, каждый из которых содержит триггер на двух элементах И-НЕ, вход устанавки в единицу касждого триггера сое динен с инверсным выходом И-1 триггера , выход элемента установкив Tt -триггера соединен с шиной обнулени триггеров нечетных разр дов, а выход элемента установки в О Tt -триггера соединен с шиной обнулени триггеров четных. разр дов, вход установки в О тр гера h разр да соединен с инверсным ВЫХОДОМ триггера h-2 разр да, информационный вход линии задержки подключен к единичному входу тригге ра первого разр да и к выходу устаTi -триггера. новки в На фиг, 1 представлена принципиа на схема устройства; на фиг. 2 при ведены временные диаграммы, по сн ю щие работу устройства. Лини задержки фиг. 1 содержит р р ды, каждый из которых выполнен в виде триггера с принудительным обн лением. Выходы первых элементов 11-2 , 1-3, 1-4, 1-5, 1-6, 1-7, 1-8 триггеров вл ютс нулевыми выходам Выходы вторых элементов триггеров 2 2-2, 2-3, 2-4, 2-5, 2-6, 2-7, 2-8 вл ютс единичными выходами. Вход установки в единицу калсдого П тригг ра соединен с инверсным выходом n-l триггера. Так вход элемента 2-2 сое динен с выходом элемента 1-1, вход элемента 2-3 с выходом элемента 1-2 и т. д. Вход установки в О триггера каждого П разр да соединен с инверсн выходом триггера Vi-2 разр да. Так вход установки в. триггера третьего разр да, т. е. вход элемента 1-3 соединен с инверсным выхо дом первого разр да, т. е. с выходом элемента 1-1. Аналогичньлм образом вход элемента 1-4 соединен с выходом элемента 1-2 и т. д. Лини задержки содержит также Tt-триггер на шести элементах И-НЕ которЕ й имеет единичный выход 3, нулевой выход 4, вход обнулени 5, счетный вход 6, выход 7 элемента ус T-fc -триггера, выход 8 элемента уста выходного триггера новки в Tt-триггера, Выход элемента установки в Tt-триггера соединен с шиной обнуле триггеров нечетных разр дов, т. е. со входами элементов 1-1, 1-3, 1-5 1-7, а выход элемента установки в IIQI1 Tt-TpHrrepa соединен с шиной обнулени триггеров четных разр дов , т. е. с входами элементов 1-2 J-4, 1-6, 1-8. Вход линии задержки 9 подк.шочен к единичному входу триггера первого разр да, т.е. .к входу элемента 2-1 и к входу 5 установки в О Tt триггера. Лини задержки работает следующим образом. В первоначальный момент времени до момента Т1 устройство находилось в состо нии с высокими потенциалами на выходах элементов 1-1, 1-2, 1-3, 1-4, 1-5, 1-6, 1-7, 1-8 и низкими потенциалами на выходах элементов 2-Г, 2-2, 2-3, 2-4, 2-5, 2-6, 2-7, 2-8, т. е. все разр ды линии задержки находились в состо нии В момент Т1 на информационный ход 9 линии задержки приходит отицательный импульс, который необходимо задержать. Данный импульс устанавливает триггера на элементах 1-1 и 2-1 в состо ние . Следует заметить, что в схеме применены элементы И-НЕ дл положительных сигналов на входе и все эпюры приведены с учетом задержек на врем срабатывани элементов. Низкий потенциал с выхода элемента 1-1 поступает в момент ТЗ на вход элемента 2-2, на выходе которого через врем , необходимое на срабатывание одного элемента в момент, Т4 по вл етс положительный потенциал, который вызывает на выходе элемента 1-2 в момент Т5 отрицательный потенциал , который в свою очередь вызывает высокий потенциал на выходе элемента 2-3. В момент Т4 на вход 6 триггера Tt приходит первый положительный тактовый импульс, который вызывает на выходе элемента 7 установки в T-t-триггера в момент Т5 отрицательный импульс, который вызывает в момен-т Т6 высокий потенциал на выходе элемента 1-1. На временной диаграмме высокие потенциалы на выходах элементов, вызванные приходом отрицательных импульсов на их входы с шин обнулени зачернены . В момент Т7 на выходе элемента 2-1 по вл етс низкий потенциал , так как с момента Т6 на его входах действуют высокие потенциалы . В момент Т8 на выходе 7 T-t -триггера по вл етс высокий потенциал, который вызывает в момент Т9 на выходе элемента 1-3 низкий потенциал, который в свою очередь вызывает в момен-т Т10 высокий потенциал на выходе элемента 2-4. Второй тактовый импульс на входе 6 момент Т12 вызывает отрицательный импульс на выходе 8 элемента устайовки, .в О T-fc-триггера в момент Т13, который вызывает на выходе элемента 1-2 в момент Т14 высокий потенциал, а тот в свою очередь вызывает в момент Т15 низкий потенциал на выходе элемента 2-2. 3 момент Т 15 оканчиваетс второй тактовый импульс на входе 6 и на выходе элемента 1-4 в момент Т17 по вл етс низкий потенциал. Аналогичным-обраэом после окончани действи третьего тактового импульса на входе 6, на выходе элемента 1-5 по вл етс в момент Т25 низкий потенциал. Таким образом,после окончани о редного тактового импульса на вход 6 инверсном; выходе очередного триг гера иэ м-триггеров линии задержки по вл етс отрицательный импульс. Благодар соединению .входа уста триггера И разр да с новки в инверсным выходом триггера h-2 разр да, а также подключению информационного входа к единичному входу триггера первого разр да и к входу установки в О Tt -тригге ра удалось упростить Линию задержки , исключить дифференцирующие ЯСцепочки и тем самым повысить надеж ность работы устройства. Формула изобретени Лини зёшержки импульсов, .содержсода Tt-триггер и fi разр дов, каждйй из которых содержит триггер на двух элементах И-НЕ, вход установки в единицу каждого п- триггера соединен,с инверсным выходом п-1 триггера, выход элемента установки в 1 Tt-триггера соединен с шиной обнулени триггеров нечетных разр дов , а выход элемента установки в Tt-триггера соединен с шиной обнулени триггеров четных разр дов/ отличающа с. тем, что, с целью упрощени , вход устатриггера hразр да соеновки в динен с инверсным выходом триггера И-2 разр да, информационный вход линии задержки подключен к единичному входу триггера первого разр да и к входу установки в О T-tтриггера . Источники информсщии, прин тые во внимание при экспертизе 1. Шл поберский В.И. Элементы дискретных систем св зи. Военное издательство министерства обороны СССР. М., 1965, с. 111-112 (прототип ) .5 TfSГЗОГ2В
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762331448A SU741466A1 (ru) | 1976-03-09 | 1976-03-09 | Лини задержки импульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762331448A SU741466A1 (ru) | 1976-03-09 | 1976-03-09 | Лини задержки импульсов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU741466A1 true SU741466A1 (ru) | 1980-06-15 |
Family
ID=20651251
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762331448A SU741466A1 (ru) | 1976-03-09 | 1976-03-09 | Лини задержки импульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU741466A1 (ru) |
-
1976
- 1976-03-09 SU SU762331448A patent/SU741466A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU741466A1 (ru) | Лини задержки импульсов | |
GB1363707A (en) | Synchronous buffer unit | |
US3805031A (en) | Count and store synchronous binary counter | |
SU978349A1 (ru) | Кольцевой распределитель импульсов | |
SU436341A1 (ru) | Устройство для синхронизации двух команд | |
SU799148A1 (ru) | Счетчик с последовательным переносом | |
SU762203A1 (ru) | Делитель числа импульсов 1 | |
SU544120A1 (ru) | Устройство дл синхронизации импульсов | |
SU549804A1 (ru) | Устройство дл преобразовани параллельного кода в последовательный | |
SU1444937A1 (ru) | Делитель частоты следовани импульсов с регулируемой длительностью импульсов | |
SU799120A1 (ru) | Устройство задержки и формировани иМпульСОВ | |
SU546937A1 (ru) | Перестраиваемый фазо-импульсный многоустойчивый элемент | |
SU746503A1 (ru) | Устройство дл определени максимального числа | |
SU940309A1 (ru) | Т-триггер | |
SU1403059A1 (ru) | Устройство дл сортировки массивов чисел | |
SU576662A1 (ru) | Делитель на 7 | |
SU594530A1 (ru) | Ячейка пам ти дл регистра сдвига | |
SU763891A1 (ru) | Устройство дл сравнени чисел | |
SU652618A1 (ru) | Ячейка пам ти сдвигового регистра | |
SU961151A1 (ru) | Недвоичный синхронный счетчик | |
SU932479A1 (ru) | Распределитель импульсов | |
SU504298A1 (ru) | Формирователь импульсов | |
SU1517136A1 (ru) | Преобразователь последовательного кода в параллельный | |
SU738177A1 (ru) | Счетчик на кольцевом регистре | |
SU1050114A1 (ru) | Распределитель импульсов |