SU612240A1 - Converter of the integer part of binary code into binary-decimal one - Google Patents
Converter of the integer part of binary code into binary-decimal oneInfo
- Publication number
- SU612240A1 SU612240A1 SU731932354A SU1932354A SU612240A1 SU 612240 A1 SU612240 A1 SU 612240A1 SU 731932354 A SU731932354 A SU 731932354A SU 1932354 A SU1932354 A SU 1932354A SU 612240 A1 SU612240 A1 SU 612240A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- elements
- output
- inputs
- level
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
II
Изобретение относитс к автоматике и вычислительной технике.This invention relates to automation and computing.
Известно устройство дл преобразовани двоичного кода в двоично-дес тичный , содержащее триггеры и элементы И-ЯЕ ij . Недостатком его вл етс невысокое быстродействие.A device is known for converting a binary code into a binary-decimal one containing triggers and elements AND-NPE ij. The disadvantage of it is low speed.
Наиболее близким техническим решением к предлагаемс лу вл етс преобразователь целой части двоичного кода в двоично-дес тичный, кажда тетрада которого содержит триггеры и элементы И-НЕ, причем устаньвочный вход первого триггера соединен с первой входной ШИНОЙ, а установочные .входы второго, третьего и четвертого триггеров соединены соответственно с выходами первого, второго и третьего элементов , выход четвертого элемента И-НЕ соединен с выходной шиной, а втсфа входна шина соединена со счетными входаьми всех четырех триггеров , первой и второй входы первого эл ( лента И-НЕ соединены соответственно с выходами п того и шестого элементов И-НЕ, nepBfcffl и второй входы второго элемента И-НЕ соединены соответственно с выходами седьмого и восьмого элементов И-НЕ, входы третьего элемента И-НЕ соединены с выходами дев того иThe closest technical solution to the proposed is to convert the integer part of the binary code into a binary-decimal, each tetrad of which contains triggers and AND-NOT elements, with the installation input of the first trigger connected to the first input BUS, and the installation inputs of the second, third and the fourth trigger is connected respectively to the outputs of the first, second and third elements, the output of the fourth element is NOT connected to the output bus, and the input bus is connected to the counting inputs of all four triggers, the first and second inputs of the first electric (the AND-NOT tape is connected respectively to the outputs of the fifth and sixth elements of the NAND, nepBfcffl and the second inputs of the second AND-NOT elements are connected respectively to the outputs of the seventh and eighth elements of the IS-NOT, inputs of the third AND element NOT connected to the outputs of the virgins and
дес того элементов И-НЕ, первые входы одиннадцатого и четвертого элементов И-НЕ соединены соответственно с ий-, версным выходом первого триггера иof the tenth element of the NAND, the first inputs of the eleventh and fourth elements of the NAND are connected respectively to the i-vertex output of the first trigger and
выосодом двенадцатого элемента И-НЕ L2J.outgrowth of the twelfth element AND-NOT L2J.
Недостатком его также вл етс невысокое быстродействие.The disadvantage of it is also low speed.
Целью изобретени вл етс повьшеиие быстродействи .The aim of the invention is a faster response time.
Это достигаетс тем что в каждой тетраде пр мой выход первого триггера соединен с первыми входами п того, восьмого , дес того и двенадцатого элементов И-НЕ, инверсный выход первогоThis is achieved by the fact that in each tetrad the direct output of the first trigger is connected to the first inputs of the fifth, eighth, tenth, and twelfth elements of the NAND, inverse output of the first
триггера соединен с первыми входами шестого и д того элементов И-НЕ, пр мой выход Ъторого триггера соединен со вторыми входами шестого, седьмого и восьмого элементов И-НЕ, ииверсиыйthe trigger is connected to the first inputs of the sixth and the other NAND elements, the forward output of the third trigger is connected to the second inputs of the sixth, seventh, and eighth elements of the NAND, and the Jersey
выход второго триггера соедииен сoutput of the second trigger is combined with
вторым входом дев того элемента И-НЕ, третий выход которого соедииен о третьим и вторым входами соответственно шестого и двенадцатого элемеитов И-НЕthe second input of the nineth NAND element, the third output of which is about the third and second inputs of the sixth and twelfth AND-NO elements, respectively
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU731932354A SU612240A1 (en) | 1973-06-19 | 1973-06-19 | Converter of the integer part of binary code into binary-decimal one |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU731932354A SU612240A1 (en) | 1973-06-19 | 1973-06-19 | Converter of the integer part of binary code into binary-decimal one |
Publications (1)
Publication Number | Publication Date |
---|---|
SU612240A1 true SU612240A1 (en) | 1978-06-25 |
Family
ID=20556662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU731932354A SU612240A1 (en) | 1973-06-19 | 1973-06-19 | Converter of the integer part of binary code into binary-decimal one |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU612240A1 (en) |
-
1973
- 1973-06-19 SU SU731932354A patent/SU612240A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU612240A1 (en) | Converter of the integer part of binary code into binary-decimal one | |
SU1554142A1 (en) | Frequency-to-code converter | |
SU1097994A1 (en) | Device for transforming binary code to code of number system with negative radix | |
SU1667259A1 (en) | Binary-to-binary-coded-decimal converter | |
SU717754A1 (en) | Binary-decimal-to-binary number converter | |
SU1003351A1 (en) | Counter with parallel carrying | |
SU834860A1 (en) | Triangular voltage generator | |
SU801254A1 (en) | Frequency divider with variable division coefficient | |
SU1438007A2 (en) | Series to parallel code converter | |
SU368598A1 (en) | CONVERTER BINARY DECIMAL CODE "12222" TO UNITARY CODE | |
RU2007031C1 (en) | Code converter | |
SU1755274A1 (en) | Device for comparing @-bit numbers | |
SU541163A1 (en) | Parallel binary code converter | |
SU1367163A1 (en) | Binary serial code to unit-counting code converter | |
SU630627A1 (en) | Binary ten-digit- to-binary-decimal number converter | |
SU1538255A1 (en) | Converter of direct serial code to complementing code | |
SU491129A1 (en) | Device for raising binary numbers to the third degree | |
SU594530A1 (en) | Shift register storage cell | |
SU840899A1 (en) | Device for squaring and obtaining the difference of squares of unit-counting code | |
SU690476A1 (en) | Device for sequential discriminating of "ones" from n-digit binary code | |
SU993470A2 (en) | Code-to-pdm converter | |
SU1589399A1 (en) | Code converter | |
SU450167A1 (en) | Device for dividing binary numbers | |
SU1003356A1 (en) | Revesrible counter | |
SU1201855A1 (en) | Device for comparing binary numbers |