SU717754A1

SU717754A1 - Binary-decimal-to-binary number converter

Info

Publication number: SU717754A1
Application number: SU62790786A
Authority: SU
Inventors: Максим Максимович Сухомлинов; Виталий Иванович Выхованец; Александр Саулович Гончаров; Эрнест Леонидович Онищенко
Original assignee: Sukhomlinov Maksim M; Vykhovanets Vitalij; Goncharov Aleksandr S; Onishchenko Ernest L
Priority date: 1962-08-13
Filing date: 1962-08-13
Publication date: 1980-02-25

Description

Изобретение относится к области автоматики и цифровой вычислительной! техники и может быть использовано при построении блоков преобразования двоично-десятичных чисел в двоичные и двоичных чисел в двойчно-десятичные.The invention relates to the field of automation and digital computing! techniques and can be used to build blocks for converting binary decimal numbers to binary and binary numbers to decimal.

Известен преобразователь двоичнодесятичных чисел в двоичные [11 г содержащий сдвиговый регистр, сдвиговую тетраду, Два триггера задержки и два одноразрядных сумматора. Недостатком известного устройства является сравнительно большой объем аппаратуры и невозможность пре образования дробных двоичных чисел в двоично-десятичные.A known converter of binary decimal numbers to binary [11 g containing a shift register, a shift notebook, two delay triggers and two single-digit adders. A disadvantage of the known device is the relatively large amount of equipment and the impossibility of converting fractional binary numbers to binary decimal.

Наиболее близким по технической сущности и конструктивному решению является преобразователь[2J двоичнодесятичных чисел в двоичные, содержащий сдвиговый регистр, сдвиговую тетраду, соединенные последовательно первый и второй триггеры задержки, 25 одноразрядный сумматор, первый и второй элементы И, первые входы которых соединены с выходом старшего разряда сдвигового регистра и выходом второго регистра задержки, соответственно, ,10 выход старшего разряда сдвигового регистра соединен со входом первого триггера задержки, управляющие'входы сдвигового регистра', сдвиговой тетрады и триггеров задержки -со- ; едийены с управляющей шиной преобразователя. ·The closest in technical essence and constructive solution is the converter [2J decimal to binary numbers, containing a shift register, a shift notebook, connected in series the first and second delay triggers, 25 one-bit adder, the first and second elements And, the first inputs of which are connected to the output of the senior bit the shift register and the output of the second delay register, respectively, 10 the high-order output of the shift register is connected to the input of the first delay trigger, the control inputs dvigovogo register ', shearing and delay triggers tetrad -CO-; Unified with drive control bus. ·

Кроме того, известный преобразователь содержит второй сумматор, наборное поле, дешифратор наборного поля, переключатель режимов, генератор пачек импульсов.In addition, the known converter comprises a second adder, a type-setting field, a type-field decoder, a mode switch, a pulse packet generator.

Недостатком этого устройства является его сложность и невозможность преобразования дробных двоичных чисел в десятичные. ; 'The disadvantage of this device is its complexity and the inability to convert fractional binary numbers to decimal. ; ''

Целью изобретения является расши- >The aim of the invention is to expand->

Прение функциональных возможностей, заключающееся в преобразовании как целых двоично-десятичных чисел в двоичные, так и дробных двоичных чисел в двоично-десятичные и упрощение преобразователя’.A debate of functionality, which consists in converting both integer binary decimal numbers to binary and fractional binary numbers in binary decimal and simplifying the converter ’.

Это достигается тем, что он содержит управляющий триггер, третий, четвертый, пятый, шестой и седьмой элементы И, первый и второй элементы ИЛИ, выходы которых соединены со входами одноразрядного сумматора, первые входа элементов ИЛИ соединены с выходами соответственно первого и второго элементов И, вторые входы которых соединены с первым выходом управляющего триггера, вторые входа элементов ИЛИ соединены с выходами третьего и четвертого элементов И соответственно, первый вход третьего элемента И соединен с выходом предпоследнего разряда сдвигового регистра, а второй , вход - со вторым выходом управляющего триггера, первый вход четвертого элемента И соединен с выходом сдвиговой тетрады и с первым входом пя- того элемента И, выход которого соединен с первым входом сдвигового ‘ регистра, второй вход четвертого элемента И соединён с первым входом шестого элемента И и шиной ввода преобразователя, второй вход шестого элемента И соединен с первым входом седьмого элемента И и с выходом одноразрядного сумматора, выход шестого элемента И соединен со вторым входом сдвигового регистра, второй вход пятого элемента И соединен со вторым входом седьмого элемента И и шиной вывода преобразователя, выход седьмого элемента И соединен со входом ' сдвиговой тетрады·.This is achieved by the fact that it contains a control trigger, the third, fourth, fifth, sixth and seventh AND elements, the first and second OR elements, the outputs of which are connected to the inputs of a single-bit adder, the first inputs of the OR elements are connected to the outputs of the first and second elements AND, the second inputs of which are connected to the first output of the control trigger, the second inputs of the OR elements are connected to the outputs of the third and fourth elements And, accordingly, the first input of the third element And is connected to the output of the penultimate discharge the shift register, and the second input is the second output of the control trigger, the first input of the fourth element And is connected to the output of the shift notebook and the first input of the fifth element And, the output of which is connected to the first input of the shift 'register, the second input of the fourth element And is connected with the first input of the sixth element And and the input bus of the converter, the second input of the sixth element And is connected to the first input of the seventh element And and with the output of a single-bit adder, the output of the sixth element And is connected to the second input of the shift register and, the second input of the fifth AND gate is connected to the second input of the seventh AND gate and the inverter output bus, the output of the seventh AND gate connected to the input of 'shear · tetrads.

Блок-схема предлагаемого устройства Представлена на чертеже со следующими позициями.The block diagram of the proposed device is presented in the drawing with the following positions.

Сдвиговый регистр 1, триггеры задержки 2,3, одноразрядный сумматор 4, сдвиговая тетрада5, управляющий триггер б, элементы И 7 - 13, элементы ИЛИ 14 — 15, шина ’’ввод'¹ - 16, шина '’вывод* ' ·- 17, шина импульсов сдвига — 18. -Shift register 1, delay triggers 2,3, single-bit adder 4, shift tetrad 5, control trigger b, elements I 7 - 13, elements OR 14 - 15, bus '' input ' ¹ - 16, bus''output*' · - 17, the bus pulse shear - 18. -

Первый выход сдвигового регистраFirst shift register output

I соединен со входом первого триггера задержки 2 и входом первого элемента И 7. Выход второго триггера задержки соединен со входом, второго элемента И 8. Второй выход сдвигового регистра 1 соединен со входом .I is connected to the input of the first delay trigger 2 and the input of the first element And 7. The output of the second delay trigger is connected to the input of the second element And 8. The second output of the shift register 1 is connected to the input.

третьего элемента И 9. Первыевходы 45 четвертого и пятого элементов Й 10 -the third element And 9. The first inputs 45 of the fourth and fifth elements Y 10 -

II соединены с выходом сдвиговой Тетрада. Входа, шестого и седьмого эле-.’ ментов И 12 - 13 соединены с выходом' . одноразрядного сумматора 4, входа которого соединены с выходами первого и второго-элементов ИЛИ 14-15.II are connected to the output of the Shear Tetrad. Entrance, the sixth and seventh elements. ’And elements 12 - 13 are connected to the exit '. single-bit adder 4, the input of which is connected to the outputs of the first and second elements OR 14-15.

Перевод целых десятичных чисел· в двоичные производится согласно следующего выражения 'The conversion of integer decimal numbers · to binary is performed according to the following expression '

4(-=^^1010+0^^)1010+..+0^1010+0^, J где N двоичное число, а й₄- цифра i-го разряда двоично-десятичного числа, п. - номер разряда.4 (- = ^^ 1010 + 0 ^^) 1010 + .. + 0 ^ 1010 + 0 ^, J where N is a binary number, and ₄ is the digit of the i-th digit of the binary-decimal number, item is the number of the category.

Предлагаемое устройство работает следующим образом. ----.- - '---------- -------------- ·The proposed device operates as follows. ----.- - '---------- -------------- ·

Сигналом по шине ’’ввод¹¹ 16 откры ваются элементы И 4,12. При помощи устройства ввода (на чертеже не показано) в сдвиговую тетраду 5 заноία сится значений старшего разряда двоично-десятичного числа.The signal on the bus '' input ¹¹ 16 opens the elements And 4,12. Using the input device (not shown in the drawing), the values of the highest order of the binary decimal number are entered into shift notebook 5.

Посредством импульсов сдвига число из сдвиговой тетрады 5 через элемент И 10 и элемент ИЛИ 15 подается на 'вход одноразрядного сумматора 4.На второй вход сумматора через элемент И 9, открытый потенциалом с выхода триггера б, и элемент ИЛИ 14, подается содержимое сдвигового регистра (регистр перед началом преобразования обнуляется). С выхода сумматора число поступает черёэ элемент И 12 на вход сдвигового регистра 1. В следующем цикле производится умножение занесенного в регистр 1 числа наЮЮ.By means of shear pulses, the number from the shift notebook 5 through the AND 10 element and the OR element 15 is fed to the input of the single-bit adder 4. The contents of the shift register are supplied to the second adder input through the And 9 element, opened by the potential from the output of trigger b, and the OR element 14 ( the register is reset to zero before the start of the conversion). From the output of the adder, the number goes through the element And 12 to the input of the shift register 1. In the next cycle, the number entered in the register 1 of the number is multiplied by the number.

Для этого' управляющий триггер 6 переводится в состояние нуля и открывает элементы И 7,8, через которые число иэ регистра подается в сумматор по' двум цепям со сдвигом на один и \ три разряда. Сложение в сумматоре 4 сдвинутых таким.образом чисел равносильно умножению на 1010. Далее ойисанный процесс повторяется для после-, дующих Цифр числа. 'После ввода последней цифры числа происходит блокировка умножения на 1010 (цепи блокировки на чертеже не показаны). Преобразование двоичной дроби в двоично-десятичную происходит при поступлении сигнала *'вывод*¹ по шине 17, который открывает элементы И 11, 13, Сначала двоичная дробь заносится в сдвиговый регистр 1. Затем при по35мощи импульсов сдвигаона поступает в одноразрядный сумматор 1, при этом, , производится умножение на 1010. Получаемый результат с выхода сумматора 4 через элемент И 13 поступает в сдвигающую тетраду и через элемент и 11 ⁴⁰ с выхода тетрада на вход регистра. . . После окончания сдвига в Тетраде фиксируется эквивалент первой десятичной цифры. ; т/.To do this, control trigger 6 is brought to the zero state and opens AND elements 7.8, through which the register number is supplied to the adder along two circuits with a shift of one and \ three digits. Adding 4 numbers shifted in this way in the adder is equivalent to multiplying by 1010. Next, the described process is repeated for subsequent digits of the number. 'After entering the last digit of the number, multiplication is blocked by 1010 (the blocking chains are not shown in the drawing). Conversion of the binary fraction to binary decimal occurs when a signal arrives * 'output * ¹ via bus 17, which opens the And 11, 13 elements. First, the binary fraction is entered into shift register 1. Then, with the help of shear pulses, it enters a single-bit adder 1, while ,, is multiplied by 1010. The result obtained from the output of the adder 4 through the element And 13 enters the shifting notebook and through the element and 11 ⁴⁰ from the output of the notebook to the register input. . . After the end of the shift, the equivalent of the first decimal digit is fixed in the Tetrad. ; t /.

Процесс преобразования продолжается до получения нужного числа разрядов. Циклический процесс Перевода чисел позволяет использовать для постро·.'· ения преобразователей наряду со ста50 тическими Так жеи динамические регистры. В этом случае осуществляется непрерывное циркулирование преобразуемого'кода по цепи регистр, триггеры задержки, сумматор при выработке импульсов выбора тетрад и импульсов сдвига тетрад.The conversion process continues until the desired number of digits is obtained. The cyclic process of Number Translation allows you to use the same dynamic registers in addition to the static converters for constructing ·. '· Converters. In this case, the converted code is continuously circulated through the register chain, delay triggers, and an adder when generating pulses for selecting tetrads and pulses for shifting tetrads.

Таким образом, предложенное устройство позволяет производить как перевод двоично-десятичных чисел в двоичные, так и обратное преобразование двоичной дроби в двоично-десятичную форму.Thus, the proposed device allows both the conversion of binary decimal numbers to binary and the inverse conversion of a binary fraction to binary decimal form.

Предлагаемое устройство позволяет также сократить объем аппаратуры двоично-десятичных преобразователей, поскольку исключает один из сумматоров известных устройств.The proposed device also allows you to reduce the amount of equipment binary-decimal converters, since it eliminates one of the adders of known devices.

-·. - - -- ' ί- ·. - - - 'ί

717754 . 6717754. 6

Claims

(54) CONVERTER | BOTTOM DIALUTS1S NUMBERS IN BINARY inputs of elements OR are connected to the outputs of the first and second, respectively, AND elements, the second inputs of which are connected to the first output of the control trigger, the second inputs of the Element OR are connected to the outputs of the third and fourth elements AND respectively, the first input of the third element I is connected to the output of the penultimate series of the shift register, and the second, the input is connected to the second output of the control trigger, the first input of the fourth element I is connected to the exit of the shift tetrad and to the first input n -. of the And element, the output of which is connected to the first input of the shift register, the second input of the fourth element And .unit with the first Х hbdom of the sixth element And and the input bus of the converter, the second input of the sixth element And is connected to the first input of the seventh element And and with the output of the single bit the adder, the output of the sixth element And is connected to the second input of the shift register, the second input 1; n tggo elemeyta And connected to the second input of the seventh element And And the output bus of the converter, the output of the seventh element And is connected to the input: tetrad- . . . . . . , A block diagram of a gamma device is shown in the drawing with the following positions. Shift register 1, delay triggers 2.3, one-digit adder 4 shift tetrad 5, control trigger ger 6, elements AND 7-13, elements OR 14-15, bus input -.16 shy-; on conclusion - t 17, pulse bus, shift - 18. ....:,: -%, -:. ;; .;:;,; ;;:;::;. g - ;; ::,;:: The first output of the shift register 1 is connected to the input of the first delay trigger 2 and the input of the first element of AND 7. The output of the second delay trigger is connected to the input, the second element And 8. The second output of the shift register 1 is connected to the input. -tr of its element And 9, First quadrants and the first elements And 10 11 are connected to the output of the shift measurement. The inputs of the sixth and seventh elements And 12 - 13 are connected to the output. single-digit adder 4, the inputs of which are connected to the outputs of the first and second elements OR 14-154 T Converting whole decimal numbers to binary is made according to the following expression: - Mn-°° - "- 1 °° where N is a binary number , and the digit of the i-th digit of the binary-decimal is the number, n- is the number of the digit. The proposed device works as follows. - -. - -: Signal on the bus input 16 open in | 1yutsy elements And 4.12. Using an input device (not shown in the drawing), the shift tetrad 5 records the values of the highest bit of the binary-decimal number. Through shift pulses, the number from the shift tetrad 5 through the element AND 10 and the element OR 15 is fed to the input of the one-digit adder 4. The second input of the adder has the AND 9 element opened by the potential from the output of trigger b, and the element OR 14 is fed the contents of the shift register { periidxp is set to zero before the conversion begins. From the output of the adder, the number goes through the element And 12. To the input of the shift register 1. In the next cycle, the number 1 registered in the register is multiplied by HU. For IT, the control trigger 6 is transferred to the zero state and opens AND 7.8 elements, through which the number from the register is fed into the accumulator along two chains with a shift by one and three bits. Addition in adder 4. the numbers shifted in this manner are equivalent to multiplying by 1010. The process described below is repeated for the next order; X Digit number. After entering the last digit of the number, blocking is multiplied by the EULO (the blockage of the 11 block on the black line is shown). -; : ..-., A binary fraction is converted into a binary-decimal when a signal arrives, a bus 17 is output, which opens AND 11, 13. Elements are first entered into a binary register in shift register 1. Then, using shift pulses, it goes into a one-bit the adder 1, at the same time, is multiplied by 1010. The result obtained from the output of the adder 4 through the element I 13 enters the shifting tetrad and through the element 11 from the output of the tetrad the register input. After the end of the shift in the tetrad, the equivalent of the first decimal DIGIT is fixed. . ;.;,., The conversion process continues until a desired number of bits are obtained. The cyclical process of translating numbers allows the use of dynal registers as well as static registers to build converters. In this case, continuous circulation of the transform of the circuit through the register register, delay triggers, adder during generation of selection pulses of tetrads, and shift pulses ... is carried out. Thus, the proposed device allows one to convert binary and decimal numbers to binary ones, and the inverse transformation of a binary fraction into a binary-decimal form. The proposed device also makes it possible to reduce the amount of hardware of the binary-decimal converters, since it eliminates one of the adders of known devices. The invention of the Converter of binary-decimal numbers in binary, containing a shift register, a shift tetrad, connected in series the first and second delay triggers, one-bit adder, the first and second elements And, the first inputs of which are connected according to the output of the higher priority of the shift register and the output The second delay trigger, the full shift register register is connected to the input of the first trigger aajjiepzhky, the control inputs of the shift register, the shift tetrad, and the delay triggers line with a converter bus bus, which is used for the purpose of expanding the range of conversion numbers and simplifying the converter, it contains control, trigger, third, fourth, fifth, sixth and the seventh ellamenty I, the first and second elements of OR, the exits of which are connected to the sk6 and one 13 | The first admittance of the elec- ters (ORs of the OR are connected to the outputs of the first, respectively, and the THERMALONETS AND, the second inputs of which are connected to the first output 4 of the control of the trigger, B.ToptJe inputs of the elementby OR are connected to the outputs of the third and fourth elements AND, respectively, the first the input of the third element I is connected to the output of the penultimate paspiH of the shift register, and the second input is connected to the second output of the control trigger, the first input of the fourth element and is connected to the output of the shift tetrad and to the first input of the fifth element and The output of which is connected to the first input of the shift register, the second input of the fourth element I is connected to the first input of the sixth element I and the input bus of the converter, the second input of the sixth element I is connected to the first input of the seventh element I and to the output of the one-digit sunadatra, the output of the sixth element I connected to the second input of the shift register, the second input of the fifth element, and connected to the second input of the seventh, And element and the output bus of the converter, the output of the seventh element And connected to the input of the shift tetrad. Sources of information taken into account in the examination 1. The author's certificate CGCP № 133681, cl. G06F 5/02, 02/29/1960.

2. USSR author's certificate No. 140269, cl. G06F 5 / 02,16.11. I960.