(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ(54) DEVICE FOR MULTIPLICATION
Изобретение относитс к вычисли-; тельной технике и может быть исполь- зовано дл умножени цифровых кодов. Известно устройство дл умножени двоичных чисел, которое содержит параллельный сумматор, регистры множимого и множител , схему анализа разр дов множител , счетчик, дешифратор схемы формировани импульсов считывани , схему сдвига, схемы управлени дл считывани , генератор импульсов, вентили, триггеры и элемент задержки 1 . Недостатком этого устройства вл ютс большие аппаратурные затраты. Наиболее близким техническим решением к изобретению вл етс устройство дл умножени , содержащее сумматор 2. Устройство содержит кроме того, одноразр дную матрицу умножеНИН , элементы И и ИЛИ. .Однако данное устройство отличаетс сложностью, кроме того, оно предназна чено только дл перемножени дес тичного числа на одноразр дное дес тичное число. Целью изобретени вл етс сокращение аппаратурных затрат. Это достигаетс тем, что в устройство дл умножени , введены четыре блока пам ти, выходы которых соединены со входами сумматора, причем первые входы первого и второго блоков пам ти соединены между собой, первый вхЬд третьего блока пам ти соединен со вторым входом первого блока пам ти , первый вход четвертого блока пам ти соединен со вторым входом второго блока пам ти, вторые входы третьего и четвертого блоков пам ти соединены между собой, входы всех блоков пам ти вл ютс входами устройства , выход сумматора вл етс выходом устройства. На чертеже дана структурна схема предложенного устройства. Оно имеет сумматор 1, блоки пам ти 2-5 г входы устройства 6-9. Входами устройства вл ютс входы блоков пам ти 2-5« На первые входы блоков пам ти 2 и 3 подаютс по входу б старшие разр ды (перва полови- . на разр дов) одного из сомножителей X, младшие разр ды (втора половина) которого подаетс , по:входу 7 на вторые входы блоков пам ти 4 и 5. На первый вход блока пам ти 4 и второй вход блока пам ти 2 подаютс по входу 8 старшие разр ды.(перва половина разр дов ) второго сомножител У, младшиеThe invention relates to computing; technology and can be used to multiply digital codes. A device for multiplying binary numbers is known which comprises a parallel adder, multiplicative and multiplier registers, multiplier analysis circuit, a counter, a decoder for read pulse generation circuits, a shift circuit, control circuits for read, a pulse generator, gates, triggers and a delay element 1. The disadvantage of this device is high hardware costs. The closest technical solution to the invention is a device for multiplying, which contains adder 2. The device also contains a one-bit matrix multiplied with the elements AND and OR. However, this device is complicated, besides, it is intended only for multiplying a decimal number by a single-digit decimal number. The aim of the invention is to reduce hardware costs. This is achieved by entering into the multiplier the four memory blocks, the outputs of which are connected to the inputs of the adder, the first inputs of the first and second memory blocks are interconnected, the first input of the third memory block is connected to the second input of the first memory block , the first input of the fourth memory block is connected to the second input of the second memory block, the second inputs of the third and fourth memory blocks are interconnected, the inputs of all the memory blocks are device inputs, the output of the adder is the device output va. The drawing is a structural diagram of the proposed device. It has adder 1, memory blocks of 2-5 g device inputs 6-9. The inputs of the device are the inputs of the memory blocks 2-5. To the first inputs of the memory blocks 2 and 3, the upper bits (the first half and the bits) of one of the factors X, the lower bits (the second half) of which are supplied to: input 7 to the second inputs of the memory blocks 4 and 5. The first bits of the first input of the memory block 4 and the second input of the memory block 2 are fed to the input 8. (the first half of the bits) of the second factor Y, the younger ones