SU1554142A1

SU1554142A1 - Frequency-to-code converter

Info

Publication number: SU1554142A1
Application number: SU884459107A
Authority: SU
Inventors: Виктор Кириллович Белик
Original assignee: Институт кибернетики им.В.М.Глушкова АН УССР
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1990-03-30

Abstract

Изобретение относитс к автоматике, измерительной и вычислительной технике и может быть использовано дл преобразовани аналоговых сигналов в цифровой код при обработке сигналов от частотных датчиков. Повышение точности преобразовани достигаетс за счет введени в устройство, содержащее формирователь 1 импульсов, шину 8 логической единицы, генератор 3 импульсов, счетчик 5 и регистр 7, инвертора 2 и матрицы 6 перемножени .The invention relates to automation, measuring and computing technology and can be used to convert analog signals to digital code when processing signals from frequency sensors. Improving the accuracy of the conversion is achieved by introducing a pulse generator 1, a logic unit bus 8, a pulse generator 3, a counter 5 and a register 7, an inverter 2, and a multiplication matrix 6 into the device.

Description

Изобретение относится к автоматике, измерительной и вычислительной технике и может быть использовано при преобразовании аналоговых сигналов в цифровой код и при обработке сигналов от частотных датчиков.The invention relates to automation, measuring and computing, and can be used to convert analog signals to digital code and when processing signals from frequency sensors.

Цель изобретения - повышение точности преобразования.The purpose of the invention is improving the accuracy of the conversion.

На чертеже приведена структурная схема предлагаемого преобразователя Частоты в код.The drawing shows a structural diagram of the proposed Converter Frequency to code.

Преобразователь частоты в код содержит формирователь 1 импульсов, Инвертор 2, генератор 3 импульсов, элемент И 4, счетчик 5 импульсов, матрицу 6 умножения, регистр 7, шпНу 8 логической 1”, входную 9 г выходную 10 шиныоThe frequency to code converter contains a pulse shaper 1, an inverter 2, a 3 pulse generator, an AND 4 element, a 5 pulse counter, a multiplication matrix 6, a register 7, an 8 logical 1 ”register, an input 9 g, an output 10 bus

Устройство работает следу.обЦазом. . .The device works as follows. . .

Импульсные сигналы, частоту f которых требуется определить, с входной Ьины 9 устройства поступают на вход формирователя 1. С выхода формирова- 25 теля 1 сигналы, сформированные по уровню и длительности, которые обеспечивают функционирование последую щих блоков, поступают параллельно на вход инвертора 2, на вход установки в единичное состояние счетчика 5 и на вход стробирования регистра 7. Установка счетчика 5 в единичное состояние (1,0,..0) производится по переднему фронту каждого входного импульса. На выходе инвертора 2 формируется положительный.импульс длительности, равный периоду Т следования входных импульсов, который, поступая- на первый вход элемента И 4, обеспечивает поступление опорной частоты f₀ > f от генератора 3 через второй вход элемента И 4 на вычитающий вход счетчика 5. В течение периода времени Т на выходе счетчика 5 образуется параллельный код, равный (1-N),: где N=2ⁿ - число импульсов опорной частоты f₀, поступающих на вход счетчика 5. Параллельный код (1-N) с выхода счетчика поступает на входы первого сомножителя матрицы 6 умножения. С учетом того, что один из входов, соответствующий целой части числа, второго сомножителя матригцы 6 соединен с шиной 8 логической 1 , после появления сигналов кода (1-Ν) на входах первого сомножителя матрицы 6 на ее выходе образуется код (1-Ν)· 1 . Учитывая., то, что вы ходы разрядов, соответствующие коду дробной части результата умножения матрицы 6, соединены с входами соответствующих разрядов второго сомножителя, и то, что вход регистра 7, ' соответствующий разряду кода целой части результата умножения, соединен с шиной 8, то с дискретностью, определяемой периодом импульсов генератора 3, в матрице 6 умножения осуществляется иттёрационный процесс, соответствующий уравнению ^Υ.κ₊Γ^!+(¹ ^Ν)·^γκ⁼¹⁺(¹''^Ν> ⁺ <^, ^Ν)¹⁺ который 1.··.··.<·ί’·ί> i ’ -и (I -·Π) <1, что выполняется ·Ί·ΐ ,-¹· ^п ί ζ 2 1 при ί - ζ. к значению суммы геометричесг../11 11 (Ю I'pGCCliHPulse signals, the frequency f of which you want to determine, from the input line 9 of the device are fed to the input of the shaper 1. From the output of the shaper 25, the signals generated by the level and duration, which ensure the functioning of the subsequent blocks, are sent in parallel to the input of the inverter 2, the input of the installation to the single state of the counter 5 and to the input of the gating register 7. The installation of the counter 5 to the single state (1,0, .. 0) is made on the leading edge of each input pulse. A positive pulse is formed at the inverter 2 output. A pulse of duration equal to the period T of the following input pulses, which, arriving at the first input of the And 4 element, provides the reference frequency f ₀ > f from the generator 3 through the second input of the And 4 element to the subtracting input of the counter 5 . Over a period of time T, a parallel code equal to (1-N) is generated at the output of counter 5: where N = 2 ⁿ is the number of pulses of the reference frequency f ₀ received at the input of counter 5. Parallel code (1-N) from the output the counter goes to the inputs of the first factor of matrix 6 more tions. Considering the fact that one of the inputs corresponding to the integer part of the number of the second matrix factor 6 is connected to the logical 1 bus 8, after the appearance of code signals (1-Ν), the code (1-Ν) is generated at the inputs of the first matrix factor 6 · 1 . Given., The fact that the outputs of the bits corresponding to the code of the fractional part of the multiplication result of matrix 6 are connected to the inputs of the corresponding bits of the second factor, and the fact that the input of register 7, 'corresponding to the code bit of the integer part of the multiplication result is connected to bus 8, then with discreteness determined by the pulse period of generator 3, an iteration process is carried out in the multiplication matrix 6 that corresponds to the equation ^Υ .κ ₊ Γ ^{! +} ( ¹ ^Ν ) · ^γ κ ^{= 1 +} ( ¹ '' ^Ν > ⁺ < ^, ^Ν ) ¹⁺ which 1. ··· ··. <· Ί '· ί>i' -and (I - · Π) <1, which holds · Ί · ΐ, - ¹ · ^п ί ζ 2 1 for ί - ζ. to the value of the sum of geometrical ../ 11 11 (Yu I'pGCCliH

где Y - значение кода на выходе матрицы 6-, a=I, q=l-N.where Y is the value of the code at the output of the matrix 6-, a = I, q = l-N.

Таким образом,, значение кода на выходе матрицы 6 отслеживает изменение. кода на выходе счетчика 5 и по окончании периода Т, через время завершения последней иттерации в матрице 6 на ее выходе.устанавливается гThus, the code value at the output of matrix 6 tracks the change. code at the output of counter 5 and at the end of period T, after the time of completion of the last iteration in matrix 6 at its output.

код результата 7·γ, пропорционального го мгновенному значению входной частоты, При поступлении очередного входного импульса с выхода формирователя 1 на стробирующий вход регистра 7 на выходах 10 устройства появляется код результата преобразования входной час₽ ¹ сresult code 7 · γ, proportional to the instantaneous value of the input frequency. When the next input pulse from the output of the driver 1 to the gate input of the register 7 at the outputs 10 of the device appears the result code of the conversion of the input hour ¹ s

ТОТЫ f В КОД -r-’f.TOTES f IN CODE -r-’f.

¹ о . ¹ about.

Claims

Formula of the invention The frequency converter into a code containing a pulse shaper, the input of which is the input bus of the device, and the output is connected to the control input of the register and the input of the installation 1 of the senior discharge of the pulse counter, a pulse generator, characterized in that, in order to improve the accuracy of conversion, the element And, the matrix of multiplication and the inverter, the input of which is connected to the output of the pulse shaper, and the output to the first input of the element And, the second input of which is combined with the control input mat5, are introduced

1554142 6 of the matrix of multiplication and is connected to the output of the pulse generator, and the output is to the subtracting input of the counter, the outputs of which are connected to the corresponding inputs of the first group, the inputs of the multiplication matrix, the outputs of which are connected from the first to the N-th inputs of the register and from the first to the N-th the inputs of the second group of inputs of the matrix of multiplication, (N + l) -ft the input of the second group of inputs of which is combined with the corresponding input of the register and is the bus of unit potential, the outputs of the register are the output bus of the device.