SU1003351A1

SU1003351A1 - Counter with parallel carrying

Info

Publication number: SU1003351A1
Application number: SU813266422A
Authority: SU
Inventors: Виктор Федорович Мочалов; Владимир Леонидович Лысенко
Original assignee: Войсковая Часть 44388-Р/П
Priority date: 1981-03-30
Filing date: 1981-03-30
Publication date: 1983-03-07

Description

(54) СЧЕТЧИК С ПАРАЛЛЕЛЬНЫМ ПЕРЕНОСОМ(54) COUNTER WITH PARALLEL TRANSFER

1one

Изобретение относитс к вычислительной технике и автоматике и может быть использовано дл счета импульсов.The invention relates to computing and automation and can be used for pulse counting.

Известен счетчик с параллельным переносом , содержащий группы разр дов, каждый из которых содержит основной и вспомогательный триггеры с элементами их установки и сбрюса 1).A counter with a parallel transfer is known, containing groups of bits, each of which contains main and auxiliary triggers with elements of their installation and the offset 1).

Недостатком данного устройства вл етс относительно низкое быстродействие.The disadvantage of this device is relatively low speed.

Наиболее близким по технической сущности к предлагаемому вл етс счетчик с параллельным переносом, содержащий группы разр дов, каждый из которых содержит основной и вспомогательный триггеры с элементами их установки и сброса, причем с соответствующими входами элементов установки и сброса триггеров данного разр да дайной группы соединен вход счетчика, в каждой группе пр мой выход вспомогательного триггера данного разр да соединен с входом элемента установки основного. триггера последующего разр да этой же группы, а пр мой выход основного триггера данного разр да даннойThe closest in technical essence to the present invention is a parallel transfer counter containing groups of bits, each of which contains main and auxiliary triggers with elements for their installation and reset, with the corresponding inputs of the elements for installing and resetting the triggers of this bit the counter, in each group the direct output of the auxiliary trigger of the given bit is connected to the input of the installation element of the main one. the trigger of the next bit of the same group, and the direct output of the main trigger of the given bit of the given

jpynnbi соединен с входом элемента установки вспомогательного триггера каждого из последующих разр дов этой же группы и всех, последующих групп 2.jpynnbi is connected to the input of the installation element of the auxiliary trigger of each of the subsequent bits of the same group and all subsequent groups 2.

Недостатком известного счетчика вл етс относительно низкое быстродействие. Это св зано с необходимостью использовани св зи выхода основного триггера каждого из разр дов счетчика со всеми его последующими разр дами, что приводит к болыиой на10 груэке на выходы соответствующих элементов и снижению быстродействи .A disadvantage of the known counter is the relatively low speed. This is due to the need to use the connection of the output of the main trigger of each of the bits of the counter with all its subsequent bits, which leads to a large load on the outputs of the corresponding elements and a decrease in speed.

Цель изобретени - повьоиение быстродействи .The purpose of the invention is to improve the speed.

Поставленна цель достигаетс тем, что в The goal is achieved by the fact that

15 счетчике с параллельным переносом, содержащем группы разр дов, каждый из которых содержит основной и вспомогательньт триггеры , выполненные соответственно на элементах ИЛИ-НЕ и И-НЕ с элементами их установки 15 counter with parallel transfer containing groups of bits, each of which contains the main and auxiliary triggers, performed respectively on the elements OR-NOT and AND-NOT with the elements of their installation

20 и сброса, выполненными соответственно на элементах И и ИЛИ, с соответствующими входами элементов установки и сброса триггеров соефгаш вход счетчика, с входами элементов 3100 установки и сброса основного триггера данного разр да данной группы, кроме последнего разр да этой же группы, и с входами элемента установки основного триггера последнего разр да этой же группы соединены инверсные выходы вспомогательных триггеров всех предыдущих разр дов этой же группы, а с входами элемента сброса вспомогательного триггера последнего разр да данной группы соединены инверсные выходы основных триггеров предыдущих разр дов этой же группы, причем инверсный выход вспомогательного триггера последнего разр да данной группы соединен с входами элементов установки и сброса основных триггеров разр дов последующих групп. На чертеже изображена схема счетчика с параллельным переносом. Счетчик содержет группы 1 разр дов. каждый из разр дов 2-1 - 2-к группы содержит основной и вспомогательный триггеры, выполненные соответственио на парах элементов3 ,4 ИЛИ-НЕ и 5,6 И-НЕ, элементы И 7 и 8 установки и сброса основного триггера каждого из разр дов, элементы 9 и 10 ИЛИ установки и сброса вспомогательного триггера каждого из разр дов, выход переноса . И вспомогательного триггера последнего разр да данной группы, вход 12 счетчика. Кажда групва разр дов счетчика работает следующим образом. Изменение состо ни основных триггеров 3 и 4 этой группы происходит по импульсам, подаваемым на вход 12 при условии, что сигналы с выходов переносов. 11 предь1дущих групп равны логической 1. При вьтолнеНИИ этого услови происходит переключение основного триггера 3 и 4 первого разр да 2-1 этой группы, если перед этим все триггеры 3 и 4 этой группы находились в нулевом логическом состо нии. По блюкайщей паузе между импульсами, подаваемыми. на вход 12, происходит переключение вспомогательного триггера 5 и 6 этого же разр да 2-1. При следующем выполнении услови срабатывани дл этой группы происходит переключение основных триггеров 3 и 4 первого и второг разр дов 2-1 и 2-2 этой группы и т. д. 1 С приходом 2 М-ого импульса, где М коэффициент пересчета предыдущих групп разр дов счетчика, происходит переключение всех основных триггеров 3 и 4 данной группы и формируетс сигнал переноса на выходе переноса 11 этой же группы. Таким образом, в предлагаемом устройстве снижаетс нагрузка на выходы соответствующих элементов разр дов, что обеспечивает повыщение быстродействи , ормула изобретени Счетчик с параллельным переносом, содержащий группы разр дов, каждый из которых содержит основной и вспомогательный триггеры, вьтолненные соответственно на элементах ИЛИ-НЕ и И-НЕ с элементами их установки и сброса, выполненными соответственно на . элементах И и ИЛИ с соответствующими входами элементов установки и сброса соединен вход счетчика, отличающийс тем, что, с целью повышени его быстродействи . входами элементов установки и сброса основного триггера данного разр да данной группы, кроме последнего разр да этой же группы, и с входами элемента установки основного триггера последнего разр да этой же группы соединены инверсные выходы вспомогательных триггеров всех предыдущих разр дов этой же группы, а с входами элемента сброса вспомогательного триггера последнего разр да данной группы соединены инверсные выходы основных триг еров предьвдущих разр дов этой же группы, причем инверсный выход вспомогательного триггера последнего разр да данной группы соединен с входами элементов установки и броса остовных триггеров разр дов пЪследукнцих групп. Источиики информации, пртш тые во внимание при экспертизе ,. 1.Авторское свидетельство СССР N 507939, кл. Н 03 К 23/00, 1974. 2.Авторское свидетельство СССР Vf 434600, кл. Н 03 К 23/00, 1973.20 and reset, made respectively on the elements AND and OR, with the corresponding inputs of the installation and reset triggers soifash meter input, with inputs of the elements 3100 installation and reset the main trigger of this bit of this group, except the last bit of the same group, and with inputs the installation element of the main trigger of the last bit of the same group is connected to the inverse outputs of the auxiliary flip-flops of all previous bits of the same group, and the inputs of the reset element of the auxiliary trigger of the last bit and yes hydrochloric group connected inverted outputs of flip-flops main preceding bits of the same group, and the inverse output of the last flip-flop of the auxiliary discharge this group of elements is connected to inputs of set and reset flip-flops core bits subsequent groups. The drawing shows a diagram of the counter with parallel transfer. The counter contains groups of 1 bits. Each of the bits 2-1 - 2-k group contains the main and auxiliary triggers, performed on pairs of elements 3, 4 OR-NOT and 5.6 AND-NOT, setting elements 7 and 8 and resetting the main trigger of each of the bits , elements 9 and 10 OR set and reset the auxiliary trigger of each of the bits, the transfer output. And the auxiliary trigger of the last bit of this group, input 12 of the counter. Each group of bits of the counter operates as follows. The change in the state of the main triggers 3 and 4 of this group occurs according to the pulses applied to the input 12, provided that the signals from the outputs of transfers. The 11 previous groups are equal to the logical 1. If this condition is satisfied, the main trigger 3 and 4 of the first bit 2-1 of this group are switched, if before that all the triggers 3 and 4 of this group were in the zero logical state. On the blue pause between pulses applied. to input 12, switching of auxiliary trigger 5 and 6 of the same bit 2-1 takes place. The next triggering condition for this group switches the main triggers 3 and 4 of the first and second bits 2-1 and 2-2 of this group, etc. 1 With the arrival of the 2 M-th pulse, where M is the conversion factor of the previous groups of bits It counter switches all the main triggers 3 and 4 of this group and a transfer signal is generated at the output of the transfer 11 of the same group. Thus, in the proposed device, the load on the outputs of the corresponding bit elements is reduced, which provides an increase in speed, the formula of the invention. A parallel transfer counter containing groups of bits, each of which contains main and auxiliary triggers, executed respectively on the OR-AND and AND elements. -NO with elements of their installation and reset, performed accordingly on. AND and OR elements with the corresponding inputs of the installation and reset elements are connected to the input of the counter, characterized in that, in order to increase its speed. The inputs of the installation and reset of the main trigger of the given bit of this group, except the last bit of the same group, and the inputs of the element of the main trigger of the last bit of the same group are connected to the inverse outputs of the auxiliary triggers of all previous bits of the same group, and the auxiliary trigger of the last bit of this group are connected to the inverse outputs of the main triggers of the previous bits of the same group, and the inverse output of the auxiliary trigger of the last one The discharge of this group is connected to the inputs of the elements of the installation and the casting of the trigger triggers of the bits of the study groups. Sources of information taken into account in the examination,. 1. USSR author's certificate N 507939, cl. H 03 K 23/00, 1974. 2. Author's certificate of the USSR Vf 434600, cl. H 03 K 23/00, 1973.

Claims

Claim

Λ Counter with parallel transfer, containing groups of bits, each of which contains the main and auxiliary triggers, executed respectively on the elements OR-HE and AND-NOT with the elements of their installation and reset, executed respectively on. And and OR elements with the corresponding inputs of the installation and reset elements are connected to a counter input, characterized in that, in order to increase its speed, the inputs of the installation and reset elements of the main trigger of this category of this group, except for the last category of the same group, and with the inputs of the element the main trigger of the last bit of the same group are connected to the inverse outputs of the auxiliary triggers of all previous bits of the same group, and to the inputs of the reset element of the auxiliary trigger of the last bit this group connects the inverse outputs of the main triggers of the previous bits of the same group, and the inverse output of the auxiliary trigger of the last bit of this group is connected to the inputs of the installation _and reset of the main triggers of the bits of the subsequent groups.