SU551633A2

SU551633A2 - Input device

Info

Publication number: SU551633A2
Application number: SU2161458A
Authority: SU
Inventors: Владимир Александрович Солодовников; Владимир Павлович Дудалев; Герман Михайлович Солодихин; Владимир Николаевич Васильев
Original assignee: Предприятие П/Я А-3158
Priority date: 1975-08-08
Filing date: 1975-08-08
Publication date: 1977-03-25

Description

(54) УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ(54) DEVICE FOR INPUT OF INFORMATION

3, вввтнпь установки 4 ч ггиль 5 разрешени эающсн, вентиль сброса б, дифференцирующую аепь 7, &пвы&1т ИЛИ в, триггер 9, регистр 1О чвсла разр дов, регистр 11 числа слов, сдвиговый регистр 12, блок 13 сравнени j разр дов, блок 14 сравнени слов, счетчик 15 числа разр дов, счетчик 16 числа слов, генератор импульсов 17, элемент задержки 18, буферный регистр 19 счетчик байтов 2 О, дешифратор байтов 21, группую элементов И. (вентилей байтов) 22, элем т НЕ (инвертор запрета) 23, элемент задержки 24, элемент НЕ (вентиль готовности ) 25, элемент ИЛИ (сборка сигналов готовности) 26, элемент ИЛИ (сборка 6aft- 15 тов) 27.3, installation of 4 hours resolution gigil 5, reset valve b, differentiating chain 7, & 1 t OR c, trigger 9, bit register 1O, word number register 11, comparison block 13 j dov, block 14 word comparison, counter 15, number of bits, counter 16, number of words, pulse generator 17, delay element 18, buffer register 19 byte counter 2 O, byte decoder 21, group I. elements (byte gates) 22, ale NOT (prohibition inverter) 23, delay element 24, NOT element (ready gate) 25, element OR (signal assembly is ready b) 26, element OR (build 6aft-15 tov) 27.

Устройство работает следующим образом. В регистр 10 заноситс число разр дов входного информадионного слова, Состойние регистра дешифрируетс дешифратором 3, . 20 который своим выходом управл ет прохождением соответствующего количества разр дов информации на сдвиговый регистр 12. На регистре 11 задаетс требуемое число входных слов, необходимых дл формнровани 25 машинного слова. Слова входной информации поступают в младшие разр ды блока 12, а импульсы сопровождени информационных слов (за вки) поступают на вход вентил 5 и вход сброса счетчика 15. Два других30The device works as follows. The register 10 is entered into the number of bits of the input information word. The states of the register are decrypted by the decoder 3,. 20 which, by its output, controls the passage of a corresponding number of bits of information to the shift register 12. Register 11 specifies the required number of input words needed to form 25 machine words. The words of the input information arrive at the lower bits of block 12, and the impulses of tracking informational words (applications) arrive at the input of the valve 5 and the reset input of the counter 15. Two others 30

входа вентил 5 управл ютс выходами блоков 13 и 14. За вка, пройд вентиль 5, разрешает запись информации в выходной сдвиговый регистр 12. На элементе 7 выдел етс задний фронт за вки, который пос- 35 тупает на счетный вход счетчика 16, подсчитывающего количество входных информационных слов, задерживаетс на элементе задержки 19 и через вентиль уста иовки 4, который управл етс выходом блока 14, 0 перебрасывает в единичное состо ние триггер 9. Тем самым запускаетс генератор 17, импульсы с которого через вентиль 2 производ т сдвиг содержимого регистра 12 в стен рону старших разр дов. Одновременно эти же импульсы поступают на счетный вход счетчика 15, подсчитывающего количество сдвиговых импульсов. Как только ипформ; ци в сдвиговом регистре 12 сдвинетс , освободив младш о разр ды, на количество 50 разр дов, заданное в регистре Ю, потон 1иал на выходе блока 13 сбросит через элемент ИЛИ 8 триггер 9 в нулевое состо ние , запретит прохождение импульсов сдэига на вход блока 12 через вентиль управ- 55 лени 2, Частота генератора 17 подобрана таким образом, чтобы количество двигов успевало пройти до прихода следуюей за вки. Цикл занесени входных инфо} ационньтх слов в младшие разр ды регист- the input of the valve 5 is controlled by the outputs of the blocks 13 and 14. The application, having passed the valve 5, permits the recording of information in the output shift register 12. On the element 7, there is a back front of the application, which enters the counting input of the counter 16, counting the number input information words, is delayed on the delay element 19 and through valve 4, which is controlled by the output of block 14, 0 flips trigger one to 9. This starts generator 17, which pulses through valve 2 Tra 12 in the walls of the Rona senior bits. At the same time, the same pulses arrive at the counting input of the counter 15, which counts the number of shear pulses. As soon as iform The q in the shift register 12 will shift, releasing the lower bits, by the number of 50 bits specified in the register Yu, the bottom 1 at the output of block 13 will reset through the element OR 8 trigger 9 to the zero state, will prohibit the passage of the pulses to the input of block 12 through the control valve 55, 2, the frequency of the generator 17 is chosen so that the number of engines has time to pass before the arrival of the next one. The cycle of entering the input information} of the words in the lower bits of the registered

ра 12 и сдвиг информаци в сторону ста тих повтор етс до тех пор, йока содержимое счетчика 16 не совпадет с лодом , заданным на регистре 11 числа слоа Потендйал на выходе блока 14 сравнени слов запрещает прохождение задержанной за вки через вентиль установки 4, {триггер 9 остаетс в нулевом состо нии, к сдвигSection 12 and the information shift towards one hundred is repeated until the contents of counter 16 do not coincide with the Lod, set on register 11, the number of the Potende layer at the output of word comparison block 14 prohibits the passage of the delayed application through valve 4, {trigger 9 remains in zero state, to shift

.в сдвиговом регистре 12 не происходит Одновременно разрешающий потенциал с ин вертора сброса 1 сбрасывает счетчик 20, записывает парафе гным кодом сформирован ное машинное слово в буферный регистр 19 и выдает- через элемент 26 сигнал Готов ность в ЭВМ; Задержанна за вка проходит через вентиль 6, открытый потенциалом инвертора 1 при сбросе счетчика 16 и регистра 12, тем самым подготавлива уст« рОйство дл формировани следующего ма шинного слова.. in the shift register 12 does not occur. Simultaneously, the resolving potential from the reset inverter 1 resets the counter 20, writes the generated machine word to the buffer register 19 in paraffin code and sends the Ready signal to the computer via element 26; The delayed request passes through the gate 6 opened by the potential of the inverter 1 when the counter 16 and the register 12 are reset, thereby preparing the mouth for forming the next machine word.

На сигнал Готовность ЭВМ выдает сиг нал приема информации, по которому через первый К-разр дный вентиль байтов 22, открытый разрешающим потенциалом с дешифратора 21, и сборку байтов 27 в ЭВМ . дл записи выдаетс младший байт сформированного машинного слова. Задержанный на элементе задержки 24 сигнал приема И1 формации добавл ет Vl в счетчик 2О и через сборку 26 поступает в ЭВМ как следующий сигнал Готовность. Поте1щиал с дешифратора байтов 21 разрешает прохож дение информации в ЭВМ через второй вен™ тиль байтов 22 и т. д. (общее количество вентилей байтов 22 в устройстве зависит от формата полноразр дного машинного слов ЭВМ и равно целому числу п , где П гШ/Н, К - число разр дов баГгга, ТП - разрввдность машинного слова ЭВМ). После выдачи в ЭВМ последнего информационного байта по тенциал с инвертора 23 запрещает прохождение задержанного сигнала приема информации через вентиль готовности 25 и запись информации в ЭВМ прекращаетс до прихода следующего разрешающего потенциала с инвертора 1.On the Readiness signal, a computer generates an information receiving signal, through which the first K-discharge valve of bytes 22, which is opened by the resolving potential from the decoder 21, and the assembly of bytes 27 in the computer. the low byte of the generated machine word is output for writing. The formation signal I1 delayed on delay element 24 adds Vl to counter 2O and, via assembly 26, enters the computer as the next Ready signal. Sweeping from the decoder of bytes 21 permits the passage of information in the computer through the second vein ™ byte 22 and so on (the total number of byte gates 22 in the device depends on the format of the full-sized computer word of the computer and is equal to an integer n, where ПГШ / Н , K - the number of digits of the BGGG, TP - discontinuity of the machine word of the computer). After the last information byte has been outputted to the computer, the potential from inverter 23 prohibits the passage of the delayed signal for receiving information through the ready gate 25 and the recording of information in the computer is stopped until the next enabling potential from inverter 1 arrives.

Устройство может работать в комплексе, с ЭВМ, имеющими режим обмена с внешними устройствами полноразр дными машинными словами. При этом информацию в ЭВМ необходимо выдавать с выхода сдвигового регистра 12.The device can work in a complex, with a computer having the exchange mode with external devices of full-size machine words. The information in the computer must be issued from the output of the shift register 12.

Claims

The proposed device for inputting information is intended for functioning as part of specialized equipment for electrical and logical interfacing of various sources of experimental information with ETL and is its output node. The device is connected to the channels (multiplex or selector) of the input-output of the computer as an external computer device, produces rational dense packaging, “ash words from input words of different size and subsequent byte exchange with the computer, which allows for efficient loading of computer memory during processing ke experimental information. Formula from finding a device for entering information by 1 W. St. No. 492871, characterized in that, in order to expand the functional possibilities, a byte counter, a byte decoder, a buffer register, a group of AND elements, an OR element, a NOT element and a delay element are entered, the buffer register is connected to the output of the shift register, the output of the resetting inverter is connected to the first inputs of the byte counter and the first IL element whose output is connected to the first and device turns, the second byte count inputs and the first OR element are connected to the outputs of the first NOT element, the first input of which is with the output of the second element NOT, the output of the delay element is connected to the second input of the first element 1 4 and NOT, the output of the byte counter is connected to the input of the drive (byte switch, whose outputs are connected respectively to the first; BX (W the inputs of which are connected respectively to the outputs of the buffer register bits, the third inputs of these elements AND connected and connected to the input of the device AND the input of the delay element, the outputs of elements AND of the group are connected respectively to the inputs of the second element OR whose output o connected to the second; device output, the input of the second element is NOT connected to the last output of the byte decoder. WITH ..