1 Изобретение относитс к автомати ке и вычислительной технике и может найти применение в системах передачи данных по каналам дл п образовани последовательного кода параллельный. Цель изобретени -;повьшение быс родействи . На чертеже представлена функциональна схема предлагаемого преобра зовател . Преобразователь содержит первый элемент И 1, регистр 2 сдвига, второй элемент ИЗ, дополнительный регистр 4 сдвига, элемент НЕ 5, генератор 6 тактовых импульсов, триггер 7 управлени , вход 8 кодовой последовательности,вход 9 начала сбобщекий преобразовател . Преобразователь работает следующим образом. На вход 9 начала сообщений поступает сигнал, который записьтает 1 в первый разр д регистра 4 сдвига. Одновременно этот сигнал поступает на первый вход триггера управлени , устанавлива его в такое положение, которое запускает генератор 6 тактовых импульсов, вырабатывающий импульсы типа меандр, и открывает элементы И 1 и 3. Одновременно с входа 8 кодовой последов тельности поступают кодовые комбина ции на элементы И 1 и 3, частота поступлени которых в два раза вьпп чёмЧастота генератора 6 тактовых импульсов. Элемент И 1 открываетс пр мыми импульеами с генератора 6 тактовых импульсов и пропускает нечетные разр ды (1,3,...) кодовых комбинаций на вход регистра 2 сдвига. Происходит накопление и сдвиг нечетных кодовых импульсов в регистре 2 сдвига. Элемент И 3 открываетс инверсными импульсами с элемента НЕ 5 и 272 пропускает четные разр ды (2,4. ..) кодовых комбинаций на вход регистра 4 сдвига. Происходит накопление и сдвиг четных кодовых импульсов в регистре 4 сдвига. Накопление и сдвиг кодовых импульсов в регистрах 2 и 4 сдвига происходит до тех пор, пока I, записанна ло сигналу начала сообщений преобразовател в nepBi i разр д регистра 4 сдвига, не продвинетс в L-ый разр д. Сигнал с выхода L-ro разр да поступает на второй вход триггера 7 управлени , устанавлива его в состо ние , при котором закрывшэтс элементы И 1 и 3 и останавливаетс генератор 6 тактовых импульсов. Наличие 1 в L-OM разр де свидетельствует об окончании преобразовани последовательного кода в параллельный п-разр дный код. Параллельный п-разр дный код оказываетс сформированным так, что в k-разр дах регистра 2 сдвига сформированы нечетные разр ды, а в (L-1) разр дах регистра 4 сдвига сформированы четные разр ды. При незначительном изменении св зей в схеме возможна работа преобразовател при п нечетном. Дл варианта с нечетным п (при этом k -J- +1,5, L -|- -0,5) преобразователь работает аналогично, за исключением того, что сигнал с входа 9 начала сообщений преобразовател записывает 1 в первый разр д регистра 2 сдвига и переводит триггер 7 |Управлени в первоначальное состо ние сигналом с k-ro разр да регистра 2 сдвига. При этом параллельный п-разр дный код оказьтаетс сформироваиным так, что в (k-l) разр дах регистра 2 сдвига сформированы нечетные разр ды, а в L-разр дах регистра 4 сдвига сформированы четные разр ды.1 The invention relates to automation and computer technology and can be used in data transmission systems over channels for the formation of parallel serial code. The purpose of the invention is to increase the relationship. The drawing shows the functional diagram of the proposed converter. The converter contains the first element AND 1, the shift register 2, the second OF element, the additional shift register 4, the NOT element 5, the clock pulse generator 6, the control trigger 7, the code sequence input 8, the start input 9 of the general converter. The Converter operates as follows. A signal is received at input 9 of the start of messages, which records 1 at the first bit of register 4 shift. At the same time, this signal arrives at the first input of the control trigger, sets it to a position that triggers the 6 clock pulse generator, generating square wave type pulses, and opens And 1 and 3. At the same time, from the input 8 of the code sequence, 1 and 3, the frequency of receipt of which is twice as high as the frequency of the generator 6 clock pulses. Element I 1 is opened by direct pulses from a generator of 6 clock pulses and transmits odd bits (1,3, ...) of code combinations to the input of shift register 2. There is an accumulation and shift of odd code pulses in shift register 2. Element And 3 is opened with inverse pulses from element NO 5 and 272 passes even bits (2.4. ..) of code combinations to the input of shift register 4. There is an accumulation and shift of even code pulses in shift register 4. The accumulation and shift of code pulses in the registers 2 and 4 of the shift occurs until I, the recorded start signal of the converter in the nepBi i bit of the shift register 4, does not advance to the L-th discharge. The signal from the output of the L-ro bit Yes, it arrives at the second input of the control trigger 7, sets it to the state in which the closed elements AND 1 and 3 are closed, and the clock pulse generator 6 stops. The presence of 1 in the L-OM bit indicates the end of the conversion of the serial code to the parallel n-bit code. A parallel p-bit code is formed so that odd bits are formed in the k bits of the shift register 2, and even bits are formed in the (L-1) bits of the shift register 4. With a slight change in the connections in the circuit, the converter can work if n is odd. For the variant with odd n (k -J-+1.5, L - | - -0,5), the converter works in the same way, except that the signal from the input 9 of the beginning of messages of the converter writes 1 for the first register bit 2 shift and translates trigger 7 | Control into the initial state with a signal from the k-ro bit of register 2 shift. In this case, the parallel p-bit code is formed so that odd bits are formed in the (k-l) bits of the shift register 2, and even bits are formed in the shift bits of the shift register 4.