SU780002A1

SU780002A1 - Parallel-to-series code converter

Info

Publication number: SU780002A1
Application number: SU772533877A
Authority: SU
Inventors: Вячеслав Владимирович Куванов; Георгий Андреевич Кузьмин; Виктор Иванович Редченко
Original assignee: Предприятие П/Я А-7160
Priority date: 1977-10-11
Filing date: 1977-10-11
Publication date: 1980-11-15

Description

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении, преобразователей кодов и устройств сопряжения.The invention relates to the field of automation and computer technology and can be used in the construction of code converters and interface devices.

Известен преобразователь параллельного кода в последовательный [1], содержащий триггеры, группу элементов ИЛИ, группу элементов И и группу элементов задержки, причем выходы предыдущих триггеров преобразователя соединены через элементы И, ИЛИ и элементы задержки с входами последующих триггеров.A known parallel-to-serial code converter [1], containing triggers, a group of OR elements, a group of AND elements and a group of delay elements, the outputs of the previous converter triggers are connected via AND, OR elements and delay elements to the inputs of subsequent triggers.

Недостаток этого преобразователя состоит в наличии элементов задержки , которые уменьшают быстродействие и надежность, а так же сужают функциональные возможности преобразователя.The disadvantage of this converter is the presence of delay elements that reduce speed and reliability, as well as reduce the functionality of the converter.

Наиболее близким решением данной задачи по технической сущности и схемному решению является преобразователь параллельного кода в последовательный [2], содержащий регистр входного кода, первая группа входов которого соединена с информационным входом преобразователя, вторая группа входов соединена с входом записи преобразователя, а третья группа вхо2 дов соединена с входом сброса преобразователя. Кроме того, преобразователь содержит сдвиговый регистр и группу вентилей, входы которых со5 единены с выходами регистров, а выходы подключены к выходу преобразователя.The closest solution to this problem by technical nature and circuit solution is a parallel to serial converter [2], containing an input code register, the first group of inputs of which is connected to the information input of the converter, the second group of inputs is connected to the recording input of the converter, and the third group of inputs connected to the reset input of the converter. In addition, the converter contains a shift register and a group of gates, the inputs of which are connected to the outputs of the registers, and the outputs are connected to the output of the converter.

Недостаток данного преобразователя состоит в его сложности. 10 Целью изобретения является упрощение преобразователя.The disadvantage of this converter is its complexity. 10 An object of the invention is to simplify a converter.

Поставленная цель достигается тем, что преобразователь параллельного кода в последовательный, содер15 жащий регистр входного кода, первая группа входов которого соединена с информационным входом преобразователя, вторая группа - с входом · записи преобразователя, а третья 20 группа входов соединена с входом сброса преобразователя, дополнитель^· но содержит группу из п-1 элементов И-ИЛИ, (где п - число разрядов входного кода) и двухтактный регистр 25 сдвига, единичный, и нулевой выходы разрядов которого соединены с первым и вторым входами соответствующих элементов И-ИЛИ группы, третьи входа Элементов И-ИЛИ группы соеди30 йены с выходами соответствующих раз-This goal is achieved by the fact that the parallel code to serial converter containing the input code register15, the first group of inputs of which is connected to the information input of the converter, the second group - with the input · of the converter record, and the third 20 group of inputs is connected to the reset input of the converter, additional ^ · But contains a group of p-1 AND-OR elements, (where n is the number of bits of the input code) and a push-pull register 25 of the shift, single, and zero outputs of the bits of which are connected to the first and second inputs, respectively favoring AND-OR group, the third input of AND-OR group soedi30 yen to correspond to different outputs

Τ'Τ '

4’ рядов регистра входного кода,четвертый вход ί-го (1=п-2) элемента И-ИЛИ группы соединен с выходом ·( 1-1) -го элемента И-ИЛИ группы, выход. первого элемента И-ИЛИ группы, является выходом преобразователя, четвертый вход в-го элемента И-ИЛИ •группы соединен с выходом n-to разряда регистра входного кода, первые входы разрядов двухтактного регистра сдвига соединены с входдм сброса преобразователя, вторые входы нечетных разрядов двухтактного регистра сдвига соединены с входом первого _чтакта преобразователя, вторые входы четных разрядов двухтактного регистра сдвига соединены с входом второго такта преобразователя, выход 1-го разряда двухтактного регистра сдвига соединен с третьим входом (i+l)-ro разряда двухтактного регистра сдвига, третий вход первого разряда двухтактного регистра сдвига подключен к входу логической единицы.4 'rows of the input code register, the fourth input of the ί-th (1 = n-2) element of the AND-OR group is connected to the output of the (1-1) -th element of the AND-OR group, output. the first element of the AND-OR group is the output of the converter, the fourth input of the th element of the AND-OR • group is connected to the output of the n-bit of the register register of the input code, the first inputs of the bits of the push-pull shift register are connected to the reset input of the converter, the second inputs of the odd bits of the push-pull a shift register connected to the input of the first inverter _h stroke, the second push-pull inputs of the even bits of the shift register are connected to the input of the second inverter clock cycle, the output push-pull 1st shift register is connected to the discharge tre im input (i + l) -ro discharge push-pull shift register, the third input of the first push-pull discharge shift register is connected to an input of a logic one.

Функциональная схема предлагаемого преобразователя для случая преобразования четырехразрядного входного кода представлена на чертеже.The functional diagram of the proposed Converter for the case of conversion of four-digit input code is presented in the drawing.

Преобразователь параллельного кода в последовательный содержит регистр „..^1 входного кода, двухтактный регистр 2 сдвига, которые выполнены ' натриггерах, состоящих из инвертора 3, элемента ИЛИ-НЁ и элементов И 5, 6. Преобразователь также содержит на кажпый триггер регистра 1 входного кода, кроме последнего, первый 7, второй 8 элементы И и объединяющий их выходы элемент ИЛИ 9. При этом выход каждого триггера регистра 1 входного кода соединён с пёр’ёЫм ’ входом первого элемента И 7, а вторые входы первого 7 и второго 8 элементов И соединена соответственно 6 нулевым и единичным выходами со''от'Ве'тствующего триггера двухтактного регистра 2 сдвига. Первые входы вторых элементов И 8, кроме последнего, соединены с выходами предыдущих элементов ИЛИ 9, а первый вход последнего элемента И 8 сдёдййён'О ^ВйХ^Ой^йЗелёдн'ёгд pa 1 входного кода. Выход первого элемента ИЛИ 9 соединен с выходом преобразователя. Вход Сброс соеди'-•-^θ_{Η с} входами всех триггеров· регистра 1 входного кода двухтактного регистра 2 сдвига, соединен с входами триггеров регистра 1 входного кода. Входы первого и второго тактов IT, 2Т соединены, с входами триггеров двухтактного: регистра 2 сдвига.The parallel-to-serial converter contains an input code register .. .. ^ 1, a push-pull register 2 of a shift, which are executed by natiggers consisting of an inverter 3, an OR-Нё element and AND elements 5, 6. The converter also contains an input register 1 for each trigger except the last one, the first 7, the second 8 AND elements, and the OR element 9 combining their outputs. The output of each trigger of the input code register 1 is connected to the first input of the first AND 7 element, and the second inputs of the first 7 and second 8 elements And connected accordingly continuously unit 6 and outputs a zero so''ot'Ve'tstvuyuschego trigger push-pull shift register 2. The first inputs of the second AND 8 elements, except for the last, are connected to the outputs of the previous OR 9 elements, and the first input of the last AND 8 element is sddeyyen'O ^ VyX ^ Oy ^ yZelyed'gd pa 1 of the input code. The output of the first element OR 9 is connected to the output of the Converter. Input Reset connections'- • - ^ θ _{Η with the} inputs of all triggers · register 1 of the input code of the push-pull register 2 shift, connected to the inputs of the triggers of register 1 of the input code. The inputs of the first and second clocks IT, 2T are connected to the inputs of the push-pull triggers: register 2 shift.

Преобразователь работает следующим образом.The converter operates as follows.

Первоначально на вход Сброс поступает импульс, который устанавливает преобразователь в исходное состоя''Тййё, при этом с нулевого выхода . триггеров двухтактного регистра 2 сдвига на вторые входы первых элементов И 7 поступают разрешающие (высокие) уровни, а с единичного выхода этих же триггеров на вторые вхо5 ды вторых элементов И 8 поступают запрещающие (низкие) уровни. Входной параллельный код записывается в рёгистр 1 входного кода импульсом, поступающим на вход Запись, «л после чего на выходе появляется информация, записанная в первый триггер регистра 1 входного кода. При поступлении импульса на вход 1т состояние первого триггера двухтактного регистра 2 сдвига изменяется *5 на противоположное, что приводит к закрытию первого элемента И 7 и открытию второго элемента И 8 первого триггера регистра 1 входного кода, при этом на выходе через первый элё20 мент И 7 и элемент ИЛИ 9 второго триггера регистра 1 входного кода, а также через второй элемент И 8 и элемент ИЛИ 9 первого триггера появляется информация, записанная во 25 второй триггер регистра 1 входного кода. При приходе импульса к входу 2Т изменяет свое состояние второй триггер двухтактного регистра 2 сдвига и на выходе появляется информа2« ция следующего триггера регистра входного кода. При заполнении регистра 2 сдвига единицами с какой-то частотой, с такой же частотой на в выходе преобразователя появляется информация, последовательно снимаемая с триггеров регистра 1 входного кода. При полном заполнении единицами двухтактного регистра 2 сдвига 'на выходе присутствует информация последнего триггера регистра 1 вход40 ного кода. Для повторения цикла преобразования необходимо повторить описанный процесс.Initially, a pulse arrives at the Reset input, which sets the converter in its initial state '' Thiyo, while from the zero output. triggers of the push-pull register 2 of the shift to the second inputs of the first elements of And 7 receive enable (high) levels, and from a single output of the same triggers to the second inputs of the second elements of And 7 receive inhibit (low) levels. The input parallel code is written to the register 1 of the input code by the pulse received at the input Record, “l then the output appears the information recorded in the first trigger of register 1 of the input code. When a pulse arrives at input 1t, the state of the first trigger of the push-pull shift register 2 changes * 5 to the opposite, which leads to the closure of the first element And 7 and the opening of the second element And 8 of the first trigger of register 1 of the input code, while the output through the first element is 20 And 7 and the element OR 9 of the second trigger of the register 1 of the input code, and also through the second element AND 8 and the element OR 9 of the first trigger, the information recorded in the 25 second trigger of the register 1 of the input code appears. When a pulse arrives at input 2T, the second trigger of the push-pull shift register 2 changes its state, and information appears on the output of the next trigger of the input code register. When register shift 2 is filled with units with a certain frequency, with the same frequency, information appears in the converter output sequentially from the triggers of register 1 of the input code. When the push-pull register 2 of the shift is completely filled with units, the output contains information from the last trigger of register 1 of the input40 code. To repeat the conversion cycle, you must repeat the described process.

Предлагаемый преобразователь по сравнению с [2) имеет меньшее ко4$ личество элементов. Так для преобразования четырехразрядного кода в известном преобразователе на распределитель импульсов используется восемь триггеров с раздельными входами и восемь ячеек И. В предлагаемом преобразователе на регистр сдвига, использующийся.вместо распределителя импульсов, расходуется три’ триггера с раздельными входами и три ячейки И. ' Таким образом, при 5* преобразовании предлагаемым преобразователем η-разрядного входного параллельного кода используется йа (п+1) триггеров и ячеек И меньше, чем в [2], что значительно упрощает 40 преобразователь и, как следствие, повышает егд надежность. Кроме того, в схеме предлагаемого преобразователя нет непосредственного соединения выходов элементов И, что 45 позволяет его реализовать на более.The proposed converter in comparison with [2) has a smaller number of elements. So, to convert a four-digit code in a known converter to a pulse distributor, eight triggers with separate inputs and eight I cells are used. In the proposed converter to a shift register, used instead of a pulse distributor, three 'triggers with separate inputs and three I. cells are consumed.' Thus , with 5 * conversion by the proposed converter of the η-bit input parallel code, ia (n + 1) triggers and cells are used And less than in [2], which greatly simplifies 40 conversions Tel and, as a consequence, increases the reliability of the DHD. In addition, in the circuit of the proposed Converter there is no direct connection of the outputs of the And elements, which 45 allows it to be implemented for more.

совершенных современных элементах - - серии 106, 134 и др. сериях.perfect modern elements - - series 106, 134 and other series.

Claims

The invention relates to the field of automation and computer technology and can be used in the construction, code converters and devices of computers. A known parallel-to-serial code converter l, containing triggers, a group of OR elements, a group of AND elements and a group of delay elements, with the outputs of previous converter triggers connected via AND, OR elements and delay elements with inputs of subsequent triggers. The disadvantage of this converter is the presence of delay elements that reduce speed and reliability, as well as reduce the functionality of the converter. The closest solution to this problem according to the technical essence and schematic solution is the parallel code to serial converter 2, which contains the input code register, the first group of inputs of which is connected to the information input of the converter, the second group of inputs is connected to the input of converter writing, and a third The I / O group is connected to the reset input of the converter. In addition, the converter contains a shift register and a group of gates, whose inputs are connected to the outputs of the registers, and the outputs are connected to the output of the converter. The disadvantage of this converter is its complexity. The aim of the invention is to simplify the converter. The goal is achieved by the fact that the parallel code to serial converter contains the input code register, the first group of inputs of which is connected to the information input of the converter, the second group is connected to the recording input of the converter, and the third group of inputs is connected to the reset input of the converter, additionally contains a group of -1 elements AND-OR, (where n is the number of bits of the input code) and push-pull shift register, single, and zero outputs of which bits are connected with the first and second inputs of the corresponding the third inputs of the AND-OR groups are connected to the outputs of the corresponding 780002 rows of the input code register; The quarter input of the -th (fn-2) element of the AND-OR group is connected with the output of the 0-1) element of the AND- OR group output, the first element of the AND-OR group, is the output of the converter, the fourth input of the n-th element of the AND-OR group is connected to the output of the input code register, the first inputs of the bits of the push-pull shift register are connected to the reset input of the converter, the second inputs odd bits of push-pull p The second-stage input is connected to the input of the first cycle of the converter, the second inputs of the even digits of the push-pull shift shift register are connected to the input of the second cycle of the converter, the output of the {-th digit of the push-pull register shift is connected to the third input of the (i +1) -th digit push-pull shift register, the third input of the first two-digit shift shift register is connected to the input of a logical unit. The functional diagram of the proposed converter for the case of conversion of a four-digit input code is shown in the drawing. The converter parallel to serial and serial contains the register ", input code, push-pull register 2 shift, which are made ya. TIGGvrah, consisting of an inverter 3, an element of OR-NOT and elements 5, 6. The converter also contains on each trigger register 1 of the input code, except the last, the first 7, the second 8 elements AND and the connecting element OR 9. At the same time, the output of each trigger of register 1 is 1S (a Shedine1G e 1HSSH the input of the first element I 7, and the second inputs of the first 7 and second 8 elements I are connected, respectively, by U to zero and unit outputs from the push-pull shift register 2. The first inputs of the second elements IW, except the last, connect with the outputs of the previous elements OR 9, and the first input of the last element AND 8 soyDyyen e 1ShHS G "heryadnogo 1 input code. The output of the first element OR 9 is connected to the output of the converter. Input Reset connection, all trigger the register 1 of the two-stroke code of the two-register register 2, connected to the trigger inputs of the input code register 1. The inputs of the first and second cycles 1T, 2T are connected, with the inputs of trigger push-pull; register 2 shift. The Converter operates as follows. - .. u Initially, an impulse arrives at the input of the Sbrus, which comes from the mouth; it causes the converter to return to the initial state T1yo; From the zero output of triggers of the push-pull register 2 shift to the second inputs of the first elements And 7, resolving (high) levels are received, and from the single output of the same triggers to the second inputs. dy of the second elements And 8, prohibiting (low) levels are received The input parallel code is written to register 1 of the input code by a pulse arriving at the input Record, after which information appears in the output written to the first trigger of register 1 of the input code. When a pulse arrives at input 1t, the state of the first trigger of the push-pull shift register 2 is reversed, which results in closing the first element 7 and opening the second element 8 of the first trigger of register 1 of the input code, while outputting through the first element 7 and the OR 9 element of the second flip-flop of register 1 of the input code, and the information recorded in the second flip-flop of the register 1 of the input code appears through the second AND 8 element and the OR 9 element of the first flip-flop. When a pulse arrives at input 2m, the second trigger of the push-pull shift register 2 changes its state and the output of the next trigger of register 1 of the input code appears at the output. When the shift register 2 is filled with units at some frequency, at the same frequency at the output of the converter, information appears that is sequentially removed from the triggers of register 1 of the input code. When fully filled with units of the push-pull register 2 shift ana output, the information of the last trigger of register 1 of the input code is present. To repeat the conversion cycle, it is necessary to repeat the described process. The proposed Converter compared with 2 has a smaller number of elements. So, in order to convert a four-digit code in a known converter to a pulse distributor, eight triggers with separate inputs and eight cells I are used. In the proposed converter, the shift register used. Instead of the pulse distributor, three triggers with separate inputs and three cells I. Thus, when converting the proposed converter with n-bit input parallel code, we use triggers (I + 1) of the flip-flops and cells And less than 2, which greatly simplifies the conversion or, as a result, increases its reliability. In addition, in the circuit of the proposed converter, there is no direct connection of the outputs of the elements And, which allows it to be realized for more. Arank modern elements of the series 106, 134 and others. Series x. Claims of the Converter parallel to serial to serial, containing the input code register, the first group of inputs of which is connected to the information input of the converter, the second group is connected to the recording input of the converter, and the third group of inputs is connected to the reset input of the converter. the calling person is different. in order to simplify the converter, it contains a group of n-1 AND-OR elements (where n is the number of bits of the input code) and a push-pull shift register, the unit and zero outputs of the district, which are connected to the first and BTopbiM inputs of the corresponding the elements of the AND-OR group, the third inputs of the elements of the AND-OR group are connected to the outputs of the corresponding bits of the input code register, the fourth input of the first (of the AND-OR element of the group is connected to the output (il) -ro of the AND-OR element

Buixod / iou / 1D

780002 groups, the output of the first element of the Y-OR group is the output of the converter, the fourth input of the element of the AND-OR group is connected to the output of the n-th digit of the input code register, the first inputs of the bits of the push-pull shift register are connected to the reset input of the converter, the second inputs are odd the bits of the push-pull shift register are connected to the first cycle of the converter, the second inputs of the even bits of the push-pull shift register are connected to the input of the second cycle of the converter, the output of the iro bit of the push-pull shift register one with the third input (i + l) -ro discharge push-pull shift register, the third discharge vkrd first push-pull shift register is connected to an input of a logic one. Sources of information taken into account in the examination 1. Buzunov Yu.A., Principles of digital computer construction. Technique, 19727 with 125, p. 56.

2. Shl pobersky V.I.Onovy tekhnIKI transmission of discrete messages. References, 1973, M., p. 141, p. 3.31.