SU799148A1

SU799148A1 - Counter with series shift

Info

Publication number: SU799148A1
Application number: SU772461923A
Authority: SU
Inventors: Геннадий Сендерович Брайловский; Илья Маркович ЛАЗЕР; Юрий Сергеевич Крылов
Original assignee: Предприятие П/Я А-7438
Priority date: 1977-03-11
Filing date: 1977-03-11
Publication date: 1981-01-23

Description

Изобретение относится к вычислительной технике и может быть использовано при построении интегральных схем повышенной степени интеграции.The invention relates to computer technology and can be used in the construction of integrated circuits with a high degree of integration.

Известен счетчик с последовательным переносом, содержащий в каждом разряде триггер, состоящий из восьми элементов И-НЕ (ИЛИ-НЕ) [1] .Known counter with sequential transfer, containing in each category a trigger, consisting of eight elements AND-NOT (OR-NOT) [1].

Недостатком известного технического решения является сложность его технической реализации и низкое быстродействие .A disadvantage of the known technical solution is the complexity of its technical implementation and low speed.

Наиболее близким техническим решением к предлагаемому изобретению является счетчик с последовательным переносом, содержащий в каждом разряде триггер, состоящий из четырех элементов И-ИЛИ-НЕ .The closest technical solution to the proposed invention is a counter with sequential transfer, containing in each category a trigger, consisting of four AND-OR-NOT elements.

Недостатком данного технического решения является низкое быстродействие.The disadvantage of this technical solution is the low speed.

Цель изобретения - повышение быстродействия счетчика с последовательным переносом.The purpose of the invention is to increase the speed of the counter with sequential transfer.

Поставленная цель достигается тем, что в счетчике с последовательным переносом, содержащем в каждом разряде триггер на четырех элементах И-ИЛИ-НЕ, выход первого элемента подключен к первым входам первой и второй групп И второго элемента и к первому входу первой группы И третьего элемента, выход второго элемента подключен к первым входам первой и второй групп И .первого элемента и к первому входу первой группы И четвертого элемента, выход третьего элемента подключен к второму входу первой группы И второго элемента и к первому входу второй группы И четвертого элемента, выход четвертого элемента подключен к второму входу первой группы И первого элемента и к первому входу второй группы И третьего элемента, вторые входы первых групп И третьего и четвертого элементов соединены со вторыми входами вторых групп И первого и второго элементов, второй вход второй группы И первого элемента триггера первого разряда соединен с одной шиной, второй вход второй группы И первого _элемента триггеров четных разрядов подключен к выходу третьего элемента, триггера предыдущего разряда, а второй вход второй группы И первого, элемента триггеров нечетных разрядов, кроме первого, подключен к выходу второго элемента триггера предыдущего разряда.This goal is achieved by the fact that in the counter with a sequential carry, containing in each category a trigger on four AND-OR-NOT elements, the output of the first element is connected to the first inputs of the first and second groups AND of the second element and to the first input of the first group AND of the third element, the output of the second element is connected to the first inputs of the first and second groups AND. of the first element and to the first input of the first group AND of the fourth element, the output of the third element is connected to the second input of the first group AND of the second element and to the first input of the second groups And the fourth element, the output of the fourth element is connected to the second input of the first group And the first element and to the first input of the second group And the third element, the second inputs of the first groups And the third and fourth elements are connected to the second inputs of the second groups And the first and second elements, the second input the second group And the first element of the trigger of the first category is connected to one bus, the second input of the second group And the first _ element of the triggers of even digits is connected to the output of the third element, the trigger of the previous category, and the second the input of the second group AND of the first, element of the triggers of odd digits, except for the first, is connected to the output of the second element of the trigger of the previous digit.

На чертеже представлена принципиальная электрическая схема счетчика с последовательным переносом.The drawing shows a circuit diagram of a meter with sequential transfer.

Счетчик с последовательным переносом содержит триггеры 1-4 на элементах И-ИЛИ-НЕ 5-8, входную шину 9 и выходные шины 10-13.The counter with sequential transfer contains triggers 1-4 on the elements AND-OR-NOT 5-8, the input bus 9 and the output bus 10-13.

Счетчик с последовательным переносом работает следующим образом.The counter with sequential transfer works as follows.

Быстродействие счетчика с последовательным переносом определяется задержкой распространения переноса и временем срабатывания последнего разряда при условии, что длительности импульсов и паузы достаточны для переключения первого разряда счетчика.The speed of the counter with sequential transfer is determined by the delay in the propagation of the transfer and the response time of the last discharge, provided that the pulse durations and pauses are sufficient to switch the first discharge of the counter.

рассмотрим момент времени/ после которого произойдет изменение состояний всех разрядов счетчика (на выходный шинах 10-13 счетчика код 1110). При поступлении восьмого импульса на входную шину 9 изменится состояние последовательно на выходе элемента 7 триггера 1, элемента 6 триггера 2, элемента 7 триггера 3. Следовательно, задержка распространения переноса составляет 3 t<j _cp , где 1_{3 с}р - средняя задержка распространения сигнала в логическом элементе, а время срабатывания триггера 4 четвертого разряда равно 2 t-jcp.consider the point in time / after which there will be a change in the status of all bits of the counter (code 1110 on the output buses 10-13 of the counter). When the eighth pulse arrives at the input bus 9, the state changes sequentially at the output of element 7 of trigger 1, element 6 of trigger 2, element 7 of trigger 3. Therefore, the propagation delay of the transfer is 3 t <j _cp , where 1 _{3 s} p is the average signal propagation delay in the logic element, and the response time of the trigger 4 of the fourth category is 2 t-jcp.

Максимально допустимая частота входных импульсов равна или в общем виде для п-разрядного счетчика максимальная частота входных импульсов равна _{f =} 1_____________ ₌ 1 (η—1) t^_Cp+2t^_Cp ( n+1) tj_CpThe maximum allowable frequency of the input pulses is equal to or in general terms for a n-bit counter, the maximum frequency of the input pulses is _{f =} 1_____________ ₌ 1 (η — 1) t ^ _C p + 2t ^ _C p (n + 1) tj _C p

Claims

(54) COUNTER WITH SEQUENTIAL TRANSFER The drawing shows the electrical circuit diagram of the counter with sequential transfer. The sequential transfer counter contains triggers 1-4 on the AND-OR-NOT 5-8 elements, the input bus 9 and the output tires 10-13. The counter with sequential transfer works as follows. The performance of the counter with sequential transfer is determined by the delay of transfer propagation and the response time of the last time, provided that the pulse duration and pause are sufficient to switch the first discharge of the counter, consider the time point after which the state of all counters will change ( on the output tires 10-13 counter code 1110). When the eighth pulse arrives at the input bus 9, the state of the output element of trigger 1, element 6 of trigger 2, element 7 of trigger 3 changes sequentially. Consequently, the transmission propagation delay is 3, where t is p average propagation delay signal in the logical the element, and the trigger time of the fourth time is equal to 4 t cp. The maximum admissible frequency of the input pulses is 1 3 or, in general, for a n-bit counter, the maximum frequency of the input pulses is 11 (-I) 4cp + 2t3, cp (+1 ) Chsr Formula Invented A sequential transfer counter containing in the discharge a trigger on four AND-OR-NOT elements, the output of the first element is connected to the first inputs of the first and second groups AND of the second element and to the first input of the first group AND the third element, the output of the second element is connected to the first inputs the first and second groups of the first element and the first input of the first group of the fourth element, the output of the third element is connected to the second input of the first group of the second element and to the first input of the second group of the fourth element, the fourth output element is connected to the second input of the first group and the first element and the first input of the second group and the third element, the second inputs of the first groups and the third and fourth elements are connected to the second inputs of the second groups and the first and second elements, the second input of the second group and the first element of the trigger The first bit is connected to the input bus, characterized in that, in order to increase speed, the second input of the second group I of the first element of the even-bit triggers is connected to the output of the third element of the previous trigger p and sp, and a second input of the second group and the first element triggers odd bits, except the first, is connected to the output of the second latch member of the previous discharge. Sources of information taken into account in the examination 1. N. N. Bukreev, et al. Microelectronic circuits of digital devices, Moscow, Sovetskoye Radio, 1975, p. 171, fig. 57.

2.Kagan BM and Kanevsky M.M. Digital Computational Computers: Bus and Systems. M., Energie, 1973, p. 180, fig. 3.37a (prototype).