SU385319A1 - Запоминающее устройство - Google Patents

Description

1

Известно запоминающее устройство (ЗУ), содержащее регистр адреса, выходы которого через дещифраторы, адреса подключены ко входам накопителей, выходы которых подсоединены к соответствующим регистрам слова, схему равенства кодов, входы которой подключены к выходам регистров слова, а выход - к одному входу схемы «И, другой вход которой подключен к блоку управлени , а выход - к одному из регистров слова, схему «ИЛИ, группы схем «И по количеству накопителей и выходной регистр.

Недостатком известного устройства  вл етс  то, что при наличии отказов в одноименных запоминающих  чейках накопителей не происходит выдачи информации. Это снижает надежность и эффективность известного ЗУ.

Описываемое ЗУ отличаетс  от известного тем, что оно содержит дополнительные регистры слова по количеству накопителей, входы которых подключены к выходам соответствующих основных регистров слова, схемы поразр дной проверки по количеству накопителей, одни входы которых подсоединены к выходам соответствующих основных регистров слова, другие-к выходам дополнительных регистров слова, а выходы - к управл ющим входам групп схем «И, информационные входы которых подключены к блоку управлени , а выходы - ко входам соответствующих основных

регистров слова, выходы которых через схему «ИЛИ подсоединены к выходному регистру.

Это позвол ет повысить надежность устройства .

На чертеже дана блок-схема предложенного ЗУ, содержащего, например, два накопител .

ЗУ содержит регистр адреса (РА) / с информационным входом 2. Выход регистра РА

У св зан через дешифратор адреса (ДА) 3 и 4 соответственно с накопител ми 5 и 6. Накопитель 5 соединен с основным регистром слова (PC) 7, один выход которого св зан со схемой равенства кодов (СРК) 8, дополнительным PC

Р и схемой поразр дной нроверки (СПП) 10, а другой - со схемами «ИЛИ //. Другой накопитель б соединен с основным PC 12, один выход которого подключен к СРК 8, дополнительному PC 13 и СПП 14, а другой - к схемам «ИЛИ //. Схема CPKS через схему «И 15 соединена с PC 7. Выход СПП 10 св зан с выходом PC 9, а выход СПП 10 - с управл ющими входами групп схем «И 16 выходы которых соединены с управл ющими входами PC

7. PC 13 соединен с СПП 14, выходы которой подключены к управл ющим входам групп схем «И 17, выходы которых св заны с управл ющими выходами PC 12. Выход схем «ИЛИ // подключен к выходному регистру

PC 12. Выход схем «ИЛИ // подключен к выходному регистру (ВР) 18, который имеет информационный вход 19 и выход 20. Информационные входы накопителей 5 и 5 соединены с ВР 18. РА 1, PC 7, 9, 12, 13, ВР 18, накопители 5, 6, схема «И 15, информационные входы геи 16 и 17 св заны с блоком управлени  (БУ) 21, который имеет вход 22 и выход 23.

Предложенное ЗУ работает следующим образом .

На РА / по входу 2 поступает адрес запоминающей  чейки устройства, к которой необходимо обратитьс . Из накопителей 5 и 5 происходит выборка содержимого одноименных запоминающих  чеек собственно на PC 7 и PC 12. Поступивщие в PC 7 и PC 12 коды подаютс  на СРК 8. При наличии равенства СРК вырабатывает сигнал, поступающий через схему «И 15 на PC 7 и разрешающий выдачу кода , который с PC 7 переписываетс  через схемы «ИЛИ //на ВР 18. В случае невыполнени  равенства выдачи не происходит, а содержимое PC 7 и 12 подаетс  соответственно в PC 9 и /5. В те же  чейки накопителей 5 и б производитс  запись обратных кодов содержимого PC 7 и /2 с последующим считыванием этих кодов на PC 7 и 12. Коды с PC 7 и 9 поступают на СПП 10, а с PC /2 и /5 - на СПП 14. При несовпадении пр мого и обратного кодов одноименных разр дов СПП 10 выдает через группы схем «И 16 разрешающие сигналы на PC 7 на выдачу через схемы «ИЛИ и ВР 18 только этих разр дов. Выдача содержимого разр дов PC 7 происходит в обратном коде, т. е. на ВР 18 поступает пр мой код первоначального содержимого разр дов  чейки накопител  5. Выходы разр дов PC 7, пр мой и обратный коды которых совпадают, блокируютс , и записи цифр этих разр дов в ВР 18 не происходит. Работа СПП 14, групп схем «И 17 происходит аналогично, и с PC 12 через схемы «ИЛИ // на ВР 18 выдаетс  содержимое тех разр дов, пр мой и обратной коды которых не совпадают.

Следовательно, в предложенном ЗУ разр ды , которые отказали в запоминающей  чейке одного накопител , записываютс  в выходной регистр по содержимому одноименных разр дов соответствующей  чейки другого накопител , что позвол ет достоверно воспроизводить информацию.

Пример. Допустим, в некоторую  чейку устройства было записано слово 01001101, и при очередном считывании содержимого этой  чейки с накопителей 5 и б на PC 7 выдаетс 

11001111, а на PC /2 -ООООЮО (подчеркнутые цифры соответствуют отказавщим разр дам  чеек). На СРК| 8 поступает информаци  с PC 7 и 12. Условие сравнени  не выполн етс , и выдача слова на ВР 18 не происходит. Слова, наход щиес  в PC 7 и 12, пересылаютс  соответственно в PC 9 и , а в накопител х 5 и б происходит запись обратных кодов содержимого регистров PC 7 и /2 и последующее их считывание на эти же регистры. При этом в PC 7 поступит код H}1100J 0, а в PC 12 код-1 110010. СПП 10 через группу схем «И 16 разрешает выдачу в обратном коде /,

3, 4, 5, 6, 7 разр дов (счет ведетс  с младщих разр дов) PC 7, т. е. будет выдан код: 10011.1 (точками отмечен разр д слова, выдача которого блокируетс ). С выхода СПП 14 через группу схем «И 17 поступают сигнал на PC

12 на выдачу в обратном коде 1, 2, 4, 5, 6, 8 разр дов PC 12, т. е. будет выдан код: 0.001.01 (выдача содержимого 3, 7 разр дов блокируетс ). На выходе схемы «ИЛИ // будет код 01001101, который и записываетс  в ВР 13.

Предмет изобретени 

Запоминающее устройство, содержащее регистр адреса, выходы которого через дешифраторы адреса подключены ко входам накопителей , выходы которых подсоединены к соответствующим регистрам слова, схему равенства кодов, входы которой подключены к выходам регистров слова, а выход - к одному вхоДУ схемы «И, другой вход которой подключен к блоку управлени , а выход - к одному из регистров слова, схему «ИЛИ, группы схем «И по количеству накопителей и выходной регистр, отличающеес  тем, что, с целью повышени  надежности устройства, оно содержит дополнительные регистры слова по количеству накопителей, входы которых подключены к выходам соответствующих основных регистров слова, схемы поразр дной проверки по

количеству накопителей, одни входы которых подсоединены к выходам соответствующих основных регистров слова, другие - к выходам дополнительных регистров слова, а выходы - к управл ющим входам групп схем «И,

информационные входы которых подключены к блоку управлени , а выходы - ко входам соответствующих основных регистров слова, выходы которых через схему «ИЛИ подсоединены к выходному регистру.