SU377738A1 - Описание изобретения - Google Patents

Description

1

Изобретение относитс  к области автоматизированных систем контрол  и может быть применено при контроле больших интегральных схем (БИС) и сверхбольших интегральных схем (СБИС) на МОП-структурах.

Известны системы автоматического контрол  больших интегральных схем, содержаш;ие генератор тактовой частоты, управл ющую вычислительную машину, соединенную с многоканальным амплитудным дискриминатором, запоминаюшим устройством, счетчиком адреса пам ти, регистром выходной тестовой комбинации , соединенным с многоканальным амплитудным дискриминатором, который соединен с выходом контролируемой большой интегральной схемы, вход которой соединен с выходом запоминаюшего устройства, соединенного со счетчиком адреса пам ти.

Однако дл  контрол  больших интегральных схем на МОП-структурах с динамической логикой требуютс  быстродействующие управл ющие цифровые вычислительные машины (ЦВМ) с большим объемом .пам ти, которые могут обеспечить подачу на схему входных тестовых комбинаций и сн тие выходных сигналов с контролируемой схемы с частотой, превышаюшей определенную величину дл  динамических схем. Кроме того, в известных системах отсутствует возможность контрол  и

анализа результатов каждой произвольно выбранной тестовой комбинации.

С целью сокращени  объема пам ти быстродействующего запоминающего устройства входных тестовых комбинаций, а также обеспечени  возможности контрол  и исследовани  выходных сигналов любой тестовой комбинации в предлагаемую систему введены регистр адреса контролируемой комбинации,

вход которого соединен с управл ющей вычислительной мащиной, схема сравнени , входы которой соединены с регистром адреса контролируемой комбинации и счетчиком адреса пам ти, а выход с многоканальным амплитудным дискриминатором, счетчик числа повторений тестовых комбинаций, выход которого соединен со счетчиком адреса пам ти и запоминающим устройством, два элемента «И, входы одного из которых соединены с запоминающим устройством, управл ющей вычис лительной мащиной и выходом счетчика числа повторений тестовых комбинаций, а выход соединен со входами записи счетчика числа повторений тестовых комбинаций, входы другого

элемента «И соединены с генератором тактовой частоты, ВЫХОДОМ схемы сравнени  и выходом управл ющей вычислительной машины, а выходы соединены с контролируемой большой интегральной схемой и счетным входом

счетчика числа повторений тестовых комбинаций .

На чертеже дана блок-схема иредлагаемой системы автоматического контрол  больших интегральных схем.

Унравл юща  вычислительна  машина (УВМ) 1 .передает в счетчик 2 адреса нам ти (САП) начальный адрес  чейки запоминающего устройства (ЗУ) 3, в которой хранитс  перва  тестова  комбинаци  дл  контролируемого типа схем. В регистр 4 адреса контролируемой тестовой комбинации записываетс  адрес тестовой комбинации, на которой требует1с  зафиксировать выходные сигналы контролируемой схемы. В регист,р 5 выходной тестовой комбинации из ЗУ выходных тестовых комбинаций, вход щего в состав УВМ / поступает выходна  тестова  комбинаци , соответствующа  выходным сигналам контролируемой схемы 6 на указанном в регистре 4 номере тестовой комбинации. Регистр 5 соединен с многоканальным амплитудным дискриминатором 7 дл  задани  порога.каждого канала дискриминатора.

На ЗУ 3 из УВМ поступает импульс запроса. В каждой  чейке ЗУ 3 выделен р д разр дов, в последних записываетс  число циклов тактового генератора, в течение которых на провер емую схему должна подаватьс  данна  тестова  комбинаци  сходных воздействий. При считывании  чейки ЗУ 3 на входы контролируемой схемы 6 подаютс  входные воздействи , а число циклов, в течение которых данные воздействи  должны подаватьс  на контролируемую схему, переписываютс  в обратном коде в счетчик 8 числа повторений тестовых комбинаций через элемент «И 9. На счетный вход счетчика 8 подаютс  импульсы с тактового генератора 10 через элемент «И //.

При заполнении счетчика 8 числа повторений наращиваетс  на «I счетчик 2, запрашиваетс  ЗУ 3 по -следующему адресу и открываетс  элемент «И 9 дл  записи в счетчик 8 числа повторений следующей тестовой комбинации . На требуемом номере цикла (при равенстве адресов в счетчике 2 и регистре 4) схема сравнени  12 запрещает прохождение тактовых импульсов на счетчик 8, закрыва 

элемент «И 11, и подает стробирующий импульс на дискриминатор 7.

При необходимости исследовани  выходных сигналов следующей тестовой комбинации указанный цикл повтор етс .

Предмет изобретени 

Система автоматического контрол  больших

интегральных схем, содержаща  гене ратор тактовой частоты, управл ющую вычислительную машину, соединенную с многоканальным амплитудным дискриминатором, запоминающим устройством, счетчиком адреса пам ти,

регистром выходной тестовой комбинации, соединенным с многоканальным амплитудным дискриминатором, который соединен с выходом контролируемой большой интегральной схемы, вход которой соединен с выходом запоминающего устройства, соединенного со счетчиком адреса пам ти, отличающа с  тем, что, с целью уменьшени  объема запоминающих устройств и обеспечени  возможности контрол  выходных сигналов дл  любой тестовой комбинации, в состав устройства введены регистр адреса контролируемой комбинации , вход которого соединен с управл ющей вычислительной мащиной, схема сравнени , входы которой соединены с регистром адреса

контролируемой комбинации и счетчиком адреса пам ти, а ВЫХОД:-с многОканальным амплитудным дискриминатором, счетчик числа повторений тестовых комбинаций, выход которого соединен со счетчиком адреса пам ти и

запоминающим устройством, два элемента «И, входы одного из которых соединены с запоминающим устройством, управл ющей вычислительной машиной и выходом счетчика числа повторений тестовых комбинаций, а выход соединен со входами записи счетчика числа повторений тестовых комбинаций, входы другого элемента «И соединены с генератором тактовой частоты, выходом -схемы сравнени  и выходом упра-вл ющей вычислительной

машины, а выходы соединены с контролируемой большой интегральной схемой и счетным входом счетчика числа повторений тестовых комбинаций.

Ц