SU312257A1

SU312257A1 - INTEGRATING MULTICHANNEL CODE CONVERTER

Info

Publication number: SU312257A1
Application number: SU1332705A
Authority: SU
Original assignee: Л. А. Сопочкин, О. П. Полюга , А. В. Седых; Научно исследовательский институт управл ющих вычислительных машин

Description

Изобретение относитс к области автоматики и вычислительной техники и предназначено дл преобразовани число-импульсного кода в двоичный код.The invention relates to the field of automation and computer technology and is intended to convert a number-pulse code into a binary code.

Известны многоканальные интегрирующие (суммирующие) преобразователи последовательности импульсов (число-импульсного кода ) в двоичный код, содержащие формирователи , арифметическое устройство (сумматор), запоминающее устройство и устройство управлени .Multichannel integrating (summing) converters of a sequence of pulses (a number-pulse code) into a binary code are known, containing drivers, an arithmetic unit (adder), a memory device and a control unit.

Предложенное устройство отличаетс тем, что в нем выходы всех формирователей через схему «ИЛИ соединены с единичным входом приемного триггера, выходы которого соединены со входом сумматора и через схему «ИЛИ со входом формировател импульсов обращени к запоминающему устройству, а единичный выход этого триггера через схемы «ИЛИ соединен также с единичными входами триггера блокировки генератора опроса формирователей и триггера признака операции , выход переноса старшего разр да сумматора через схемы «ИЛИ соединен с единичным входом приемного триггера и со входом старщего разр да регистра адреса запоминающего устройства.The proposed device is characterized in that in it the outputs of all drivers are connected via OR circuit to a single input of the receiving trigger, whose outputs are connected to the input of an adder and through the OR circuit to a memory device, and the single output of this trigger through a circuit OR is also connected to the single inputs of the trigger of blocking the generator of the poll of the formers and the trigger of the operation flag, the transfer output of the high bit of the adder via the "OR connected to the single input receiving the trigger and to an input of starschego discharge register memory addresses.

шой частотой следовани , а также упростить схему устройства за счет использовани -разр дного сумматора дл получени 2празр дного двоичного кода по каждому входному каналу.following frequency, and also to simplify the circuit of the device due to the use of a discharge adder to obtain a 2disk binary code for each input channel.

Схема устройства изображена на чертеже.Diagram of the device shown in the drawing.

Устройство содержит формирователи 1, наThe device contains drivers 1, on

которые подаютс сигналы датчиков по шина .м 2; сумматор 3; блок управлени преобразованием 4, состо щий из приемного триггера 5, генератора опроса формирователей 6 с триггером блокировки 7, формировател 8 импульсов обращени к запоминающему устройству , триггера признака операции 9, счетчика 10, дешифратора 11 и схем «ИЛИ 12-15; запоминающее устройство (ЗУ) 16, содержащее регистр адреса 17, регистр записи 18, регистр чтени 19, синхронизатор 20, клапаны 27; схему «ИЛИ 22; блок управлени выдачей 23 с регистром-счетчиком кода адреса 24, выходным регистром 25 и щиной запроса 26.which are sensor signals on the bus .m 2; adder 3; a conversion control unit 4 consisting of a receiving trigger 5, a polling generator of drivers 6 with blocking trigger 7, a driver 8 for accessing memory devices, a trigger for operation indication 9, a counter 10, a decoder 11 and OR 12-15; a memory device (memory) 16 containing the address register 17, the write register 18, the read register 19, the synchronizer 20, the valves 27; “OR 22; an issue control block 23 with an address code register 24, an output register 25, and an inquiry length of 26.

Формирователи / осуществл ют ирием входных сигналов от датчиков, формируютThe drivers / iridesy input signals from the sensors, form

одиночный импульс из каждого входного сигнала и однократно выдают его по сигналу опроса.single pulse from each input signal and give it out once by a polling signal.

ЗУ 16 предназначено дл хранени нромежуточных результатов суммировани по каждому входному каналу преобразовател .The memory 16 is intended to store the interim summation results for each input channel of the converter.

Блок управлени выдачей 23 обеспечивает передачу накопленной информации в канал рв зи по запросу вычислительной машины по шине 26.The delivery control unit 23 provides for the transfer of the accumulated information to the communication channel at the request of the computer via bus 26.

Устройство работает следуюш,им образом.The device works in the following way.

Блок 4 с HOMOHJtbro генератора опроса 6, счетчика 10 и дешифратора П поочередно опрашивает все формирователи 1 и одновременно фиксирует адрес опрашиваемого формировател в регистре адреса 17ЗУ 16. При наличии импульса на выходе опрашиваемого формировател перебрасываетс триггер 5 который запускает формирователь 8, устанавливает признак операции «чтение на триггере 9, блокирует с помощью триггера 7 генератор в и записывает единицу в сумматор 3. Импульс формировател 8 запускает синхронизатор 2U, который считывает код чейки ЗУ по данному адресу на регистр чтени 19. Затем код поступает в сумматор 3j где складываетс с единицей. По окончании суммировани синхронизатор 20 сбрасывает триггер 5, который снова запускает формирователь 8 и посылает в синхронизатор 20 признак операции «Запись. Результат суммировани записываетс в чейку ЗУ по данному адресу. По окончании записи синхронизатор 20 сбрасывает триггер 7, в результате чего генератор 6 деблокируетс , и производитс опрос следующего формировател 1.Block 4 with HOMOHJtbro polling generator 6, counter 10 and decoder P alternately polls all drivers 1 and simultaneously fixes the address of the polled driver in the 17ZU address register 16. If there is a pulse at the exit of the polled driver, the trigger 5 is thrown, which starts the driver 8, sets the sign of the operation "reading on the trigger 9, it blocks the trigger 7 using the trigger 7 and writes the unit to the adder 3. The impulse of the driver 8 starts the 2U synchronizer, which reads the code of the memory cell at the given address to the read register 19. Then the code enters the adder 3j where it is added to the unit. Upon completion of the summing, the synchronizer 20 resets the trigger 5, which again starts the imaging unit 8 and sends to the synchronizer 20 a sign of the operation "Record. The result of the sum is written to the memory cell at the given address. Upon completion of the recording, the synchronizer 20 resets the trigger 7, as a result of which the generator 6 is unlocked, and the next driver 1 is polled.

При отсутствии импульса на выходе формировател 1, обращение в ЗУ не производитс , и спуст врем , равное периоду частоты генератора 6, производитс опрос следующего формировател 1.In the absence of a pulse at the output of the imaging unit 1, the memory is not recouped, and after a time equal to the frequency period of the generator 6, the next imaging unit 1 is polled.

Если все разр ды считываемого по i-му адресу ЗУ кода содержат единицы, то сигнал (переноса из последнего разр да сумматора 3 перебрасывает через схему «ИЛИ 22 триггер старшего разр да регистра адреса 17 ЗУ и через схему «ИЛИ 15 триггер 5. Производитс считывание кода чеек ЗУ по старшему адресу, добавление единицы в сумматор 3, запись результата сложени по старшему адресу , и нулей по г-му адресу.If all bits of the code readable to the i-th address of the code contain units, then the signal (transfer from the last bit of the adder 3 flips through the OR 22 trigger circuit of the higher bit of the address register 17 memory and through the OR 15 trigger 5. It reads the code of the memory cells at the high address, adding a unit to the adder 3, recording the result of the addition at the high address, and zeros at the rth address.

Если все разр ды записываемого по старшему адресу кода содержат единицы, то блок управлени выдачей 23 посылает в канал св зи сигнал, предупреждающий о возможности потери информации.If all bits of the code written at the highest address contain units, then the discharge control unit 23 sends a signal to the communication channel warning of the possibility of loss of information.

С приходом команды из вычислительной машины по шине 26 блок 23 организует выдачу накопленной и преобразованной информации .With the arrival of the command from the computer, the bus 23 blocks the issuance of the accumulated and transformed information.

Предмет изобретени Subject invention

Интегрирующий многоканальный преобразователь кодов, содержащий формирователи,Integrating multichannel code converter containing drivers

сумматор, запоминающее устройство, блок управлени выдачей и блок управлени преобразованием , содержащий, в свою очередь, приемный триггер, генератор опроса формирователей с триггером блокировки, фор.мирователь импульсов обращени к запоминающему устройству, триггер признака операции, счетчик с дешифратором и схемы «ИЛИ, отличающийс тем, что, с целью упрощени схемы и расширени функциональных возможностей , выходы всех формирователей через схему «ИЛИ соединены с единичным входом приемного триггера, выходы которого соединены со входом сумматора и через схему «ИЛИ - со входом формировател импульсов обращени к запоминающему устройству, а единичный выход этого триггера через схемы «ИЛИ соединен также с единичными входами триггера блокировки генератора опроса формирователей и триггера признака операции , выход переноса старшего разр да сумматора через схемы «ИЛИ соединен с единичным входом приемного триггера и со входом старшего разр да регистра адреса запоминающего устройства.an adder, a storage device, an output control unit and a conversion control unit, which, in turn, includes a receiving trigger, a polling generator of drivers with a lock trigger, a memory generator, a trigger for the operation flag, a counter with a decoder, and the OR, characterized in that, in order to simplify the circuit and extend the functionality, the outputs of all drivers are connected via OR circuit to the single input of the receiving trigger, the outputs of which are connected to one adder and through the OR circuit with the pulse driver input to the memory device, and the single output of this trigger through the OR circuit is also connected to the single inputs of the interrogation generator generator trigger and the operation indication trigger, the transfer output of the senior adder via the " OR is connected to the single input of the receiving trigger and to the input of the high-order bit of the memory address register.