SU1087982A1

SU1087982A1 - Translator from n-bit binary code to p-bit binary code

Info

Publication number: SU1087982A1
Application number: SU833545074A
Authority: SU
Inventors: Юрий Федорович Шостак; Олег Петрович Орлов; Геннадий Васильевич Волков
Original assignee: Предприятие П/Я А-3517
Priority date: 1983-01-14
Filing date: 1983-01-14
Publication date: 1984-04-23

Abstract

ПРЕОБРАЗОВАТЕЛЬ П-ЗНАЧНОГО ДВОИЧНОГО КОДА В, Р-ЗНАЧНЫЙ КОД, СОдержасдай первый, и второй дешифраторы , первый и второй счетчики, первую и вторую схегФьсравнени , регистры значности входного и выходного кодов , выходы которых соединены соответственно с входами первого и второго дешифраторов и первыми группами входов первой и второй схем сравнени , вторые группы входов которых соединены соответственно с выходалш первого и второго счетчиков, первую и вторую группы элементов И, первую и вторую группы элементов ИЛИ, выходы которых соответственно соединены с первыми входами элементов И первой и второй групп, сдвигающий регистр, выходы которого соединены с вторыми входами соответствующих элементов И второй группы, выходы которых вл ютс информационными выходами преобразовател , входы значности входного и выходного кодов которогр соединены«соответственно с входами регистров значности входного и выходного кодов,первый и второй.триггеры блокировки, четыре элемента И, триггер подготовки, четыре элемента ИЛИ и генератор импульсов, выход которО , го соединен с первым входом даервого элемента И, второй и третий входы которого соединены соответственно с единичными выходагии первого и второго триггеров блокировки, нулевые выходы которых вл ютс соответственно вы ходами запроса и готовности преобразовател , вход установки нул которого соединен с входами первого , второго и третьего элементов ИЛИ, нулевым входом триггера подго .тонки и входом сброса сдвигающего, рег гистра, вход сдвига которого соединен с выходом первого элемента И и , с первым входом второго элемента И, второй вход которого соединен с единичным выходом триггера пoдгoтoвки нулевой выход которого соединен с первым входом третьего элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, третий вход которого соединен с выхо дом второй схемы сравнени и с вто- рым входом второго элемента ИЛИ, выход которого соединен с входом сброса второго счетчика, а выход третьего элемента ИЛИ соединен с нулевым входом второго триггера блокировки, единичный вход которого соединен с выходом четвертого элемента ИЛИ, -первый вход которого соединен с выходом четвертого элемента И и с третьими входами элементов И второй группы, 00 выходы которых вл ютс информацион ными выходами преобразовател , вход подготовки которого соединен с вхо- со дом установки сдвигающего регистра, 00 rsD вторыми .входаиии первого i четвертого элементов ИЛИ и входом сброса первого счетчика, счетный вход второго счетчика соединенс выходом второго элемента И, второй вход которого сое-динен с единичным выходом триггера подготовки, выход первого элемента ИЛИ соединен с нулевым входом первого триггера блокировки, единичный .вход которого / соединен с входом разрешени записи преобразовател , вход . разрешени считывани которого соединен с пёрвыг/ входом четвертого элемента И, второй вход которого соединен с нулевым выTRANSDUCER n-digit binary code, P-digit code SOderzhasday first and second decoders, the first and second counters, the first and second skhegFsravneni registers valence of input and output codes, the outputs of which are respectively connected to the inputs of the first and second decoders and first groups inputs of the first and second comparison circuits, the second groups of inputs of which are connected respectively to the first and second counters, the first and second groups of AND elements, the first and second groups of OR elements, whose outputs are It is effectively connected to the first inputs of the AND elements of the first and second groups, the shift register, the outputs of which are connected to the second inputs of the corresponding elements AND of the second group, the outputs of which are information outputs of the converter, the input inputs of the input and output codes of which are connected respectively to the inputs of the input value registers and output codes, first and second. Locking triggers, four AND elements, preparation trigger, four OR elements, and a pulse generator, the output of which is connected to the first the input of the input element And, the second and third inputs of which are connected respectively to the single outputs of the first and second blocking triggers, the zero outputs of which are respectively the outputs of the request and readiness of the converter, the input of the zero setting of which is connected to the inputs of the first, second and third elements OR, the zero input of the trigger is prepared. thin and the reset input of the shifter, reg hystera, the shift input of which is connected to the output of the first element And, and with the first input of the second element And, the second input of which Connected to the single output of the pre-start trigger, the zero output of which is connected to the first input of the third element AND, the output of which is connected to the second input of the third OR element, the third input of which is connected to the output of the second comparison circuit and the second input of the second OR element, whose output is connected with the reset input of the second counter, and the output of the third element OR is connected to the zero input of the second blocking trigger, the unit input of which is connected to the output of the fourth element OR, the first input of which is connected to the output the fourth element And with the third inputs of elements AND of the second group, 00 whose outputs are information outputs of the converter, the preparation input of which is connected to the input of the shift register, 00 rsD second input of the first and fourth elements OR and the reset input of the first counter , the counting input of the second counter is connected by the output of the second element AND, the second input of which is connected to the single output of the preparation trigger, the output of the first element OR is connected to the zero input of the first blocking trigger, e the single input of which is connected to the enable input of the converter record, the input. the read resolution of which is connected to the PNV / input of the fourth element I, the second input of which is connected to the zero you

Description

ходом второго тригЬера блокировки, i-ые выходы первого и второго дешифраторов (., где N - максимальна значность входного и выходного кодов) соединены с входами с первого по i-й элементов ИЛИ.соответственно первой , и второй групп,первые входы N-x элементов И первой и второй групп соеди иены соответственно с последними выходами первого и второго дешифраторов , ,отличающийс тем, что, с целью повышений быстродействи , в него введены п тый и шестой элементы И, п тый элемент ИЛИ и треть группа элементов ИЛИ, первый входы которых соединены с выходами соответствующих элементов И первой группы , второй вход (i+l)-ro элемента ИЛИ третьей группы соединен с i-M . выходом первого дешифратора, N-й выход которого соединен с первым входом п того элемента И, второй вход которого соединен с входом разрешени записи преобразовател , а выход п того элемента И соединен с первым входом п того элемента ИЛИ, второй вход которого соединен с выходом N-ro разр да сдвигающего регистра, а выход п того элемента ИЛИ соединен с вторым входом третьего элемента И и единичным входом триггера подготовки ,первый вход шестого элемента И соединен с выходом второго элемента И и счетным входом первого счетчика , разр дные входы которого соединены с выходами регистра значности выходного кода, второй вход шестого элемента И соединен с выходом первой схемы сравнени , а выход шестогр элемента И соединен с третьим, входом первого элемента ИЛИ,the second lock triggers, the i-th outputs of the first and second decoders (., where N is the maximum value of the input and output codes) are connected to the inputs from the first to the i-th element OR, respectively, of the first and second groups, the first inputs of Nx elements AND the first and second groups of yen respectively with the last outputs of the first and second decoders, characterized in that, in order to increase speed, the fifth and sixth elements AND, the fifth element OR and the third group of elements OR, the first inputs of which are connected exits and the corresponding elements AND of the first group, the second input (i + l) -ro of the element OR of the third group is connected to i-M. the output of the first decoder, the Nth output of which is connected to the first input of the fifth element AND, the second input of which is connected to the recording enable input of the converter, and the output of the fifth AND element connected to the first input of the fifth OR element, the second input of which is connected to output N -ro bit of the shift register, and the output of the pto element OR is connected to the second input of the third element AND and the single input of the preparation trigger, the first input of the sixth element AND is connected to the output of the second element AND and the counting input of the first counter, the bit input Which are connected to the outputs of the register of significance of the output code, the second input of the sixth element And is connected to the output of the first comparison circuit, and the output of the six-element AND is connected to the third, the input of the first element OR,

Изобретение относитс к автоматике и вычисли-тельной технике и может быть использовано при построении стройств согласовани приборов с различными разр дными сетками.The invention relates to automation and computing technology and can be used in the construction of device matching devices with different discharge grids.

Известен преобразователь кодов, содержащий блок управлени , регистрA code converter is known that contains a control block, a register.

информации, кодирующие блоки и суматоры- С1). information encoding blocks and sumators- C1).

Недостатком известного преобразовател вл етс больша сложность относительно низка скорость пребразовани .A disadvantage of the known converter is the large complexity of the relatively low transfer rate.

Наиболее близким к предлагаемому по технической сущности и схемномуClosest to the proposed technical essence and schematic

остроению вл етс преобразователь п-значного двоичного кода в р-значный , содержащий регистры значности входного и выходного кодов, каждый , из которых соединен с входами соответствующего дешифратора и схемами сравнени , причем другие входы к ждой схел1Ы сравнени соединены с выг ходами соответствующего счетчика, выходы первого дешифратора через, первую группу элементов ИЛИ соединеныIn other words, there is an n-digit binary to p-digit converter that contains input and output code value registers, each of which is connected to the inputs of the corresponding decoder and comparison circuits, with other inputs of each comparison circuit connected to the outputs of the corresponding counter, outputs the first decoder through, the first group of elements OR are connected

с входами соответствующих входных элементов И, выходы второго дешифратора через вторую группу элементов ИЛИ соединены с входами выходных элементов И, выход первого входного элемента И через первый элемент ИЛИ соединен с входом младшего разр да сдвигающего регистра, выходы остальных входных элементов И непосредственно соединены с входами соответствующих разр дов сдвигающего регистра , выхо/цд которого соединены с входами соответствующих выходных элементов И, выход первой схемы сравнени через первый элемент ИЛИ соединен с нулевыми входами первого счетчика и первого триггера блокировки , выход второй схемы сравнени через третий и четвертый элементы ИЛИ соединены с кулевыми входами второго счетчика и второго триггера блокировки соответственно, ну0 левой выход первого триггера блокировки вл етс выходом запроса преобра:зовател , нулевой выход второго триггера блокировки соединен с вхо- , дом первого элемента И разрешени with the inputs of the corresponding input elements AND, the outputs of the second decoder through the second group of elements OR are connected to the inputs of the output elements AND, the output of the first input element AND through the first element OR connected to the input of the lower bit of the shift register, the outputs of the remaining input elements AND directly connected to the inputs of the corresponding the shift register bits, the output / dd of which is connected to the inputs of the corresponding output elements AND, the output of the first comparison circuit through the first OR element is connected to zero and the inputs of the first counter and the first blocking trigger, the output of the second comparison circuit through the third and fourth elements OR are connected to the cool inputs of the second counter and the second blocking trigger, respectively, the left output of the first blocking trigger is the output of the inverter request, the zero output of the second blocking trigger connected to the inlet, the house of the first element

с считывани , выход которого соединен с входами входных элементов И и п того элемента ИЛИ, выход которого соединен с единичным входом второго триггера блокировки, выход генератора импульсов соединен с входом второго элемента И, с входами которого соединены единичные выходы триггеров блокировки, выход второго элемента И соединен с входом сдвига сдвигаю-щего регистра, со счетным входом первого счетчика и через третий элемент И - со счетным входом второго счетчика, выход старшего разр да сдвигающего регистра соединен с единичным входб триггера подготовкиfrom the readout, the output of which is connected to the inputs of the input elements AND and the fifth element OR, the output of which is connected to the single input of the second blocking trigger, the output of the pulse generator is connected to the input of the second element AND, the inputs of which are connected to the single outputs of the blocking triggers, the output of the second element AND connected to the shift input of the shift register, with the counting input of the first counter and through the third element I - with the counting input of the second counter, the output of the higher digit of the shift register is connected with the unit input trigger training

0 и с входом четвертого элемента И, с вторым входом которого соединен нулевой выход триггер1а подготовки,выход четвертого-элемента И соединен с входом четвертого элемента ИЛИ единич5 вый выход триггера подготовки соединен с входом третьего элемента И С2 .0 and the input of the fourth element I, the second input of which is connected to the zero output of the training trigger, the output of the fourth element AND is connected to the input of the fourth element OR, the single output of the training trigger is connected to the input of the third element AND C2.

Недостаток известного преобразова тел состоит в значительном времениThe disadvantage of the known body transform is considerable time.

преобразовани , которое обусловлено наличием длительного этапа подготовки преобразовател к приему входного кода.conversion, which is due to the presence of a long stage of preparation of the converter to receive the input code.

Целью изобретени вл етс повышение быстродействи преобразовател .The aim of the invention is to increase the speed of the converter.

Поставленна цель достигаетс тем, что в преобразователь п-знач- ногодвоичного кода в р-значный код, содержащ} й первый и второй дешифраторы , первый и второй счетчики, первую и вторую схемы сравнени , регистры значности входного и выходного кодов , выходы которых соединены соответственно с входами первого и второго дешифраторов и первыми группами входов первой и второй схем сравнени , вторые группы входов которых соединены соответственно с выходами первого и второго счетчиков, первую и вторую группы элементов И, первую и вторую группы элементов ИЛИ выходы которых соответственно соединены с первыми входами элементов И первой и второй групп, сдвигающий регистр, выходы которого соединены с вторыми входами соответствующих элементов И второй группы, вьаходы которых вл ютс информационными выходами преобразовател , входы значности входного и выходного кодов которого соединены соответственно с входами регистров значности входного и выходного кодов, первый и второй триггеры блокировки, четыре эле ,м,еата И, триггер подготовки, че- . тыре элемента ИЛИ и генератор импульсов , выход которого соединен с первыг/ входом первого элемента И, второй и третий входы которого соединены соответственно с единичны .ми выходами первого и второго триггеров блокировки, нулевые выходы которых вл ютс соответственно выхода ми запроса и готовности преобразовател , вход, установки нул которюго соединен с первыми входами первого второго и третьего элементов ИЛИ, нулевым входом триггера подготовки и входом сброса сдвигающего регистра , вход сдвига которого соединен с выходом первого элемента И и с первым входом второго элемента И, втоЕЮй вход которого соединен с единичным выходом триггера подготовки, нулевой выход которого соединен с первым входом третьего элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, третий вход которого соединен с выходом второй схемы сравнени и с вторым входом второго элемента ИЛИ,.выход которого соединен с входом сброса второго счетчика, а выход третьего элемента ИЛИ соединен с нулевым входом второго триггера блокировки, единичный вход которого соединен с выходомThe goal is achieved by the fact that in the converter there is an n-value code of a binary code into a p-digit code, containing the first and second decoders, the first and second counters, the first and second comparison circuits, the value registers of the input and output codes, the outputs of which are connected respectively with the inputs of the first and second decoders and the first groups of inputs of the first and second comparison circuits, the second groups of inputs of which are connected respectively to the outputs of the first and second counters, the first and second groups of elements And, the first and second groups the OR elements whose outputs are respectively connected to the first inputs of the AND elements of the first and second groups, the shift register, whose outputs are connected to the second inputs of the corresponding AND elements of the second group whose inputs are the information outputs of the converter, whose input inputs and output codes are connected respectively to the inputs registers of the input and output codes, the first and second blocking triggers, four ele, m, eata, trigger preparation, four. The four elements of the OR and pulse generator, the output of which is connected to the first input / input of the first element AND, the second and third inputs of which are connected respectively to the single outputs of the first and second blocking triggers, zero outputs of which are respectively the request and readiness of the converter, the input , the zero setting which is connected to the first inputs of the first second and third elements OR, the zero input of the preparation trigger and the reset input of the shift register, the shift input of which is connected to the output of the first The AND input and the first input of the second AND element, the second input of which is connected to the single output of the preparation trigger, the zero output of which is connected to the first input of the third AND element, the output of which is connected to the second input of the third OR element, the third input of which is connected to the output of the second comparison circuit and with the second input of the second element OR, the output of which is connected to the reset input of the second counter, and the output of the third element OR is connected to the zero input of the second blocking trigger, the single input of which is connected to the output m

.четвертого элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента И и с третьими входами элементов И второй группы, выходы которых вл ютс информационными выходами преобразовател , вход подготовки которого соединен с входом установки сдвигающего регистра, вторыми входами первого и четвертого элементов ИЛИ и входом сброса первого счетчика, счетный вход второго счетчика соединен с выходом второго элемента И, второй вход которого соединен с единичным выходом триггера подготовки, выход первого элемента ИЛИ соединен с нулевым входом первого триггера блокировки, единичный вход которого соединен с входом разрешени записи преобразовател ., вход разрешени считывани которого соединен с первым входом четвертого элемента И, второй вход которого соединен с нулевым выходом второго триггера блокировки, i-ые выходы первого и в.торрго дешифраторов , где N - максимальна значность входного и выходного кодов ) соединены с входами с первого noi-й элементов ИЛИ соответственно первой и второй групп, первые входы N-X элементов И первой и второй групп соединены соответственно с последними выходами первого и второго дешифраторов, дополнительно введены п тый и шестой элементы И, п тый элемент ИЛИ и треть группа элементов ИЛИ, первые входы которых соединены с выходами соответствующих, элементов И первой группы, второй вход (i+lT-ro элемента ИЛИ третьей группы соединен с-i-м входом первого дешифратора, N-й йыход которого соединен с первым входом п того элемента И, второй вход которого соединен с входом разрешени записи преобразовател , а выход п того элемента И соединен с первым входом п того элемента ИЛИ, второй вход которого соединен с выходом N-ro разр да сдвигающего регистра/ а выход п того элемента ИЛИ соединен с вторым входом третьего элемента И и единичным входом триггера подготовки , первый вход шестого элемента И соединен с выходом второго элемента И и счетным входом первого счетчика разр дные входы которого соединены с выходами регистра значнрсти выходного кода, второй вход шестого элемента И соединен с выходом первой схемы сравнени , а выход шестого элемента И соединен с третьим входом первого элемента ИЛИ.the fourth element OR, the first input of which is connected to the output of the fourth element AND, and to the third inputs of the elements AND of the second group, the outputs of which are information outputs of the converter, the preparation input of which is connected to the input of the shift register installation, the second inputs of the first and fourth elements OR and the input reset the first counter, the counting input of the second counter is connected to the output of the second element AND, the second input of which is connected to the single output of the preparation trigger, the output of the first element OR connected The zero input of the first lock trigger, a single input of which is connected to the write enable input of the converter, the read enable input of which is connected to the first input of the fourth And element, the second input of which is connected to the zero output of the second blocking trigger, the i-th outputs of the first and c. torrgo decoders, where N is the maximum value of the input and output codes) are connected to the inputs from the first noi of the first OR second elements of the first and second groups, the first inputs of the NX elements of the first and second groups are connected to responsibly with the last outputs of the first and second decoders, the fifth and sixth elements AND, the fifth element OR and the third group of OR elements, the first inputs of which are connected to the outputs of the corresponding AND elements of the first group, the second input (i + lT-ro element OR of the third group is connected to the i-th input of the first decoder, the Nth output of which is connected to the first input of the fifth element AND, the second input of which is connected to the recording enable input of the converter, and the output of the fifth element AND to the first input of the fifth element nta OR, the second input of which is connected to the output N-ro of the shift register / and the output of the first element OR is connected to the second input of the third element AND and the single input of the preparation trigger, the first input of the sixth element AND is connected to the output of the second element AND and the counting input the first counter of the bit inputs of which are connected to the outputs of the register of the output code, the second input of the sixth AND element is connected to the output of the first comparison circuit, and the output of the sixth AND element is connected to the third input of the first OR element.

На чертеже приведена структурна схема предлагаемого преобразовател The drawing shows the structural scheme of the proposed Converter

Входы 1 значностивходного кода соединены с входами регистра 2 знач кости входного кода, а входы 3 значности выходного кода - с входами ре Рнстра 4 значности выходного кода. Выходы регистров 2 и 4 соединены с первым и вторы 5 дешифраторами 5 и б и первой и второй схемами 7 и 8 срав нени , к которым подсоединены также выходы первого и второго счетчиков 9 и 10, кроме того, выход. регистра 4 соединен с входами соответствую щих разр дов счетчика 9. Выход элемента ИЛИ 11 подсоединен к нулевому входу первого триггера 12 блокировки . Выход схемы 8 сравнени соединен с входом элемента ИЛИ 13 и через элемент ИЛИ 14 - с нулевым входом второго триггера 15 блокировки. Выходы дешифратора 5 соединены через элементы ИЛИ 16 первой группы с элементами И 17 первой группы по следую щему правилу: вход 18 i-ro элемента И 17 первой группы соединен через iэлемент ИЛИ 16 первой группы со всеми выходами дешифратора 5, кроме первых (1-1) выходов. Вход 18 послед него элемента И 17 первой группы (верхнего по чертежу) соединен непос , редственно с последним выходом дешифратора 5.. , выходы дешифратора 6 соединены через элементы ИЛИ 19 второй группы с входами элементов И- 20 второй груп пы по следующему правилу: вход 21 i-ro элемента И 20 второй группы сое динен, через i-й элемент ИЛИ 19 второй группы со всеми выходами дешифратора 6, кроме первых (i-1) выходрв , а вход 21 последнего элемента И 20{нижней по чертежу) второй пы - непосредственно с последним выходом дешифратора 6. Информационные входы 22 преобразовател соединены с элементами И 17. Выходы сдвигающего регистра 23 через элементы И 20 . второй группы соединены с информационными выходами 24 преобразовател . Вход 25 установки нул преобразовател соединен с нулевым входом триггера 26 подготовки и через элементы ИЛИ 11, 14 и 13 с нулевым входом триггеров 12 и 15 блокировки и счетчика 10. ВКрд 27 подготовки соединенчерез элемент ИЛИ 11 с нуле вым входом триггера 12 блокировки. Выходы элементов ИЛИ 28-29 соединены с единичными входами триггера 26 под готовки и второго триггера 15 блокировки . Выходы . дешифратора 5 сое;динен с входами элементов ИЛИ 30 третьей группы со сдвигом на один разр д (i-й выход дешифратора соединен с вх дом того элемента ИЛИ, выход которог соединен с входом (i-(-i)-ro разр да сдвигающего регистра), Единичные выходы триггеров 15 и 12 блокировки и выход генератора .31 импульсод соединены с входами элемен та И 32, выход.которого соединен с входом сдвига сдвигающего регистра 23 и через элемент И 33 - с счетным входом счетчиков 9 и 10. Вход 34 разрешени записи соединен с единичным входом триггера 12 блокировки, нулевой выход которого соединен с входом 35 запроса (т.е. с датчиком входного кода). Через элемент ИЛИ 28 с единичным входом триггера 26 подготовки и входом элемента И 36 соединен выход 37 старшего разр да сдвигающего регистра 23. Входы элемента И 38 соединены с нyлeвы выходом триггера 15 блокировки , вл ющегос выходом 39 готовности преобразовател и с входом 40 разрешени считывани выходного кода (т.е. с приемником выходно го кода-). Выход последнего разр да дешифратора 5 соединен через элемент И 41 и элемент ИЛИ 28 с.единичным входом триггера 26 подготовки, Выход первой схемы 7 сравнени через элемент И 42 (другой вход которого подключен к выходу элемента И 33) и элемент ИЛИ 11 соединен с нулевьтм входом триггера 12 блокировки. Преобразователь работает следующим образом. Перед началом работы преобразовйтель обнул етс . Дл этого по входу 25 подаетс одиночный импульс, обнул ющий сдвигающий регистр 23, триггер 26 подготовки, триггеры 12 и 15 блокировки и счетчик 10. Затем по . входам 1 на регистр 2 записываетс значность п-входного кода. Одновременно по входам 3 в регистр 4 записываетс значность р-выходного ко- да. , Число разр дов с регистров 2 и 4 определ етс выражением , где N - максимально-возможна значность входного и выходного кодов .Регистры 2 и 4через дешифраторы .5 и 6 и элементы ИЛИ 16 и 19 первой и второй групп выдают .раэрешение элементам И 17 и20 первой И второй групп на прием и выдачу соответственно входных и выходных кодов. Затем на вход 27 подаетс сигнал подготовки устройства к работе, по которому записываетс единица в (n+l) разр д сдвигающего регистра 23 при п-значности входного кода и в счетчик 9 - значность р-выходного кода, триггер 15 блокировки устанавливаетс в единичное состо ние, а триггер 12 - в нулевое. С нулевого выхода триггера 12 блокировки на выход 35 посылаетс сигнал готовности преобразовател к приему входного кода, а на выходе 39 отсутствует сигнал готовности преобразовател выдать выходной код, так как триггер 15 находитс в единичном состо нии. Входной код,по входам 22 через элементы И 17 первой группы и ИЛИ 3 третьей группы поступает в п младши разр дов сдвигающего регистра 23. Одновременно с этим по входу 34 поступает сигнал сопровождени вход ного кода, который устанавливает триггер 12 блокировки в единичное с сто ние, элемент И 32 деблокируетс тактовые импульсы начинают поступат на вход сдвига сдвигающего регистра 23 и сдвигать входной код разр дностью п и единицу, наход щуюс в (п+1) разр де. Процесс подготовки продолжаетс до тех пор, пока едашица подготовки движетс по сдвигающему регистру 23. При выходе с последнего разр да единица подготовки через выход 3 и элемент ИЛИ 28 поступает на единичный вход триггера 26 подготовки, и через открытый элемент И 36 и элемент ИЛИ 14 - на нулевой вход триггера 15. При этом с единичного выхода триггера 15 подаетс запрещающий сигнал на элемент И 32, прерывающий подачу тактовых импульсов, а с нулевого - по выходу 39 приемника информации сигнал готовности преобразовател к выдаче выходного кода. При этом выдаетс разрешение элементу И 38 на передачу, поступающему по входу 40 сигналу считывани выходного кода. Кроме этого после перекода триггера 26 подготовки в единичное состо ние выдаетс разрешение элементу И 33 на пропускание тактовых импульсов на счетный вход счетчиков 9 и 10, На этом этап подготовки закан чиваетс . В случае, если эначность входног . кода л равна разр дности сдвигающего регистра 23, то сигнал разрешени записи с входа 34 через элемент И 4 открытый сигналом с п-го выхода дешифратора 5, и через элемент ИЛИ 28 поступает на единичный вход триггера 26 подготовки и через открытый элемент И 36 и элемент ИЛИ 14 - на нулевой вход триггера 15 блокировки И .с его нулевого выхода посылаетс сигнал о готовности выдачи, кода. В дальнейшем при поступлении по входу 40 сигнала считывани выходно го кода открываютс элементы И 20 второй группы и считываетс выходной код. Одновременно с этим триггер 15-устанавливаетс в единичное состо ние и выдает разрешение элементу И 32 на пропускание тактовых импульсов на счетный вход счетчикор 9 и 10, вход сдвига сдвигающего регистра 23. Как только в счетчике 10 записано число р за 2/ тактов или в счетчике 9 число п за ( 2) тактов, то сигнал со схемы 8 сравнени через элементы ИЛИ 13 и 14 обнул ет счетчик 10 и триггер 15 блокировки, с нулевого выхода .которого выдаетс сигнал готовнЬсти выдать код, или тактовый импуЛьс через открытый элемент И 42 и элемент ИЛИ 11 обнул ет триггер 12 блокировки, с нулевого выхода которого выдаётс запрос на прием очередного входного кода. В предлагаемом преобразователе по сравнению с известным врем преобразовани уменьшаетс на величину 1( 2 Р) (в случае кратностивходного и выходного кодов)i где f- тактова частота генератора; г - значность входного кода; р -значность выходного кода, так как единица подготовки в предлагаемом преобразователе записываетс в п+1 разр д сдви гающего регистра по получении сигнала подготовки к работе, а не перемещаетс , как в известном преобразователе , из младшего разр да сдвигающего регистра в ri-f 1 за С-2 тактов. Кроме того, предлагаемый преобразователь готов к приему очередного входного кода после считывани последних разр дов р-значного кода, потому что первый счетчик производит подсчет тактов в р-значно,сти выходного кода, котора записываетс в счетчик по сигналу подготовки к .работе, а в известном преобразователе первый счетчик производит подсчет тактов с О, поэтому после считывани последних разр дов р-значного кода дл выработки сигнала готовности на прием очередного кода счетчик досчитывает Т 2 Р тактов.Inputs 1 of the input code value are connected to the inputs of the register 2 values of the input code, and inputs 3 values of the output code are connected to the inputs of the Rfstra 4 values of the output code. The outputs of registers 2 and 4 are connected to the first and second 5 decoders 5 and b and the first and second circuits 7 and 8 of the comparison, to which are also connected the outputs of the first and second counters 9 and 10, in addition, the output. register 4 is connected to the inputs of the corresponding bits of the counter 9. The output of the OR 11 element is connected to the zero input of the first blocking trigger 12. The output of the comparison circuit 8 is connected to the input of the OR element 13 and through the OR element 14 to the zero input of the second blocking trigger 15. The outputs of the decoder 5 are connected through the elements of OR 16 of the first group with elements AND 17 of the first group by the following rule: the input 18 of the i-element of the element AND 17 of the first group is connected through an i element OR 16 of the first group with all the outputs of the decoder 5, except the first (1-1 ) exits. The input 18 of the last element AND 17 of the first group (the top one according to the drawing) is connected directly to the last output of the decoder 5 .., the outputs of the decoder 6 are connected through the elements OR 19 of the second group with the inputs of the elements I- 20 of the second group according to the following rule: the input 21 i-ro elements AND 20 of the second group are connected, through the i-th element OR 19 of the second group with all outputs of the decoder 6, except for the first (i-1) outputs, and input 21 of the last element AND 20 (lower according to the drawing) second - directly with the last output of the decoder 6. Information inputs 22 transm zovatel elements connected to AND 17. The outputs of shift register 23 through AND gates 20. The second group is connected to the information outputs 24 of the converter. The input 25 of the zero converter is connected to the zero input of the preparation trigger 26 and through the OR 11, 14, and 13 elements to the zero input of the locking triggers 12 and 15 and the counter 10. The preparation bias 27 is connected via the OR 11 element to the zero input of the lock 12 trigger. The outputs of the elements OR 28-29 are connected to single inputs of the trigger 26 for cooking and the second trigger 15 of the lock. Outputs. 5 coi decoder; dinen with inputs of elements OR 30 of the third group with a shift by one bit (the i-th output of the decoder is connected to the input of that element OR whose output is connected to the input of the (i - (- i) -ro bit of the shift register ), The single outputs of the blocking triggers 15 and 12 and the generator output .31 pulses are connected to the inputs of the AND 32 element, the output of which is connected to the shift register shift input 23 and through the AND 33 element to the counting input of counters 9 and 10. Resolution 34 record is connected to a single input of trigger 12 of blocking, the zero output of which is It is one with the input 35 of the request (i.e. with the input code sensor). The OR 28 element has a single input of the preparation trigger 26 and an input of the AND 36 for the output 37 of the high bit of the shift register 23. The inputs of the AND 38 element are connected to the zero output of the trigger 15 blocking which is the output of the converter readiness 39 and with the output code read resolution input 40 (i.e., the output code receiver-). The output of the last bit of the decoder 5 is connected via AND 41 element and OR element 28 sec. Trigger input 26 preparations, Exit the first scheme s 7 Comparative through AND gate 42 (whose other input is connected to the output of AND 33) and an OR gate 11 is connected to the input of flip-flop 12 nulevtm lock. The Converter operates as follows. Before starting operation, the converter will zero. For this purpose, a single pulse is applied to the input 25, which nullifies the shift register 23, the training trigger 26, the locking triggers 12 and 15, and the counter 10. Then by. inputs 1 to register 2 records the value of the n-input code. At the same time, the value of the p-output code is recorded at inputs 3 into register 4. The number of bits from registers 2 and 4 is determined by the expression, where N is the maximum possible value of the input and output codes. Registers 2 and 4 through the decoders .5 and 6 and the elements OR 16 and 19 of the first and second groups give the resolution to the AND 17 elements and 20 first and second groups to receive and issue input and output codes, respectively. Then, the device preparation signal for operation is input to input 27, which records the unit in (n + l) bit of the shift register 23 when the input code is n-value and in counter 9 - the value of the p-output code, the lock trigger 15 is set to one and trigger 12 to zero. From the zero output of the lockout trigger 12, the ready signal of the converter is sent to receive the input code at output 35, and the output 39 does not have a ready signal of the converter to output the output code, since the trigger 15 is in the unit state. The input code, through the inputs 22, through the elements AND 17 of the first group and OR 3 of the third group enters the lower bits of the shift register 23. At the same time, the input code is sent to input 34, which maintains the interlock trigger 12 at one point The element 32 is released and the clock pulses start to arrive at the input of the shift register 23 and shift the input code by the digit n and the unit located in (n + 1) bit. The preparation process continues until the preparation staff moves along the shift register 23. When exiting from the last discharge, the preparation unit through output 3 and the OR element 28 enters the single input of the training trigger 26, and through the open element AND 36 and the OR element 14 - to the zero input of the trigger 15. At the same time, a prohibitive signal is sent to the element 32 from the single output of the trigger 15, which interrupts the clock, and from zero to the output 39 of the information receiver, the ready signal of the converter for outputting the output code. In this case, permission is granted to the element 38 for transmitting, on input 40, the output code reading signal. In addition, after the conversion of the preparation trigger 26 into a single state, the resolution of the And 33 element to transmit clock pulses to the counting input of counters 9 and 10 is issued. At this, the preparation phase ends. In case the value of input code l is equal to the shift register shift 23, then the write enable signal from input 34 through element 4 is open by the signal from the nth output of decoder 5, and through element OR 28 enters the single input of training trigger 26 and through open element 36 and element OR 14 - to the zero input of the trigger 15 for blocking. And its zero output is sent a signal about the readiness of the issuance of the code. Subsequently, upon receipt of the output code read signal at input 40, elements AND 20 of the second group are opened and the output code is read. At the same time, the trigger 15 is set to one state and gives permission for the element 32 to transmit clock pulses to the counting input of the counter 9 and 10, the shift register shift input 23. Once the counter 10 is written down the number p in 2 / cycles or in the counter 9 is the number of n for (2) clocks, then the signal from the comparison circuit 8 through the elements OR 13 and 14 nulls the counter 10 and the locking trigger 15, from the zero output of which a ready signal is issued to issue a code, or a clock pulse through the open element And 42 and the element OR 11 has reset the trigger 12 block izravki, from the zero output of which a request is made to receive the next input code. In the proposed converter, in comparison with the known transformation time, the conversion time is reduced by 1 (2 P) (in the case of a multiple input and output codes) i where f is the generator frequency; d - significance of the input code; The p-value of the output code, since the preparation unit in the proposed converter is written into the n + 1 bit of the shift register upon receipt of the preparation signal for operation, and does not move, as in the known converter, from the lower bit of the shift register to ri-f 1 for C-2 cycles. In addition, the proposed converter is ready to receive the next input code after reading the last bits of the p-value code, because the first counter counts clock cycles in p-value, the output code that is written to the counter at the signal to prepare for operation, and In the known converter, the first counter counts clock cycles from O, so after reading the last bits of the p-digit code to generate a ready signal to receive the next code, the counter reads T 2 P clock cycles.

Claims

CONVERTER OF THE P-VALUE BINARY CODE B, P-VALUE CODE, containing the first and second decoders, the first and second counters, the first and second schemes of comparison, the value registers of the input and output codes, the outputs of which are connected respectively to the inputs of the first and second decoders and the first groups of inputs of the first and second comparison circuits, the second groups of inputs of which are connected respectively to the outputs of the first and second counters, the first and second groups of AND elements, the first and second groups of OR elements, the outputs of which respectively o connected to the first inputs of the elements of the first and second groups, a shift register, the outputs of which are connected to the second inputs of the corresponding elements of the second group, the outputs of which are the information outputs of the converter, the input values of the input and output codes of which are connected <respectively to the inputs of the value registers of the input and * output codes, first and second blocking triggers, four AND elements, preparation trigger, four OR elements and a pulse generator, the output of which is connected to the first input of the about the AND element, the second and third inputs of which are connected respectively to the unit outputs of the first and second blocking triggers, the zero outputs of which are respectively the request and ready outputs of the converter, the zero-setting input of which is connected to the first inputs of the first, second, and third OR elements, the zero trigger input preparation and the reset input of the shift register, the shift input of which is connected to the output of the first element And and the first input of the second element And, the second input of which is connected to a unit the preparation trigger, the zero output of which is connected to the first input of the third AND element, whose output is connected to the second input of the third OR element, the third input of which is connected to the output of the second comparison circuit and the second input of the second OR element, whose output is connected to the reset input of the second counter and the output of the third OR element is connected to the zero input of the second blocking trigger, the single input of which is connected to the output of the fourth OR element, the first input of which is connected to the output of the fourth AND element and the inputs of the elements AND of the second group, the outputs of which are the information outputs of the converter, the preparation input of which is connected to the input of the shift register installation, the second inputs of the first Ά fourth OR elements and the reset input of the first counter, the counting input of the second counter is connected to the output of the second element AND whose second input is connected to the single output of the preparation trigger, the output of the first OR element is connected to the zero input of the first blocking trigger, the single input of which I is connected to the input converter recording sheniya entrance. read permission which is connected to the first input of the fourth AND element, the second input of which is connected to zero

by the second blocking trigger, the i-th outputs of the first and second decoders (i = l-N., where N is the maximum value of the input and output codes) are connected to the inputs from the first to the i-th elements OR. respectively of the first. and the second group, the first inputs of the Nx elements of the first and second groups are connected respectively to the last outputs of the first and second, decoders, characterized in that, in order to improve performance, the fifth and sixth elements of AND, the fifth element of OR, and the third group are introduced into it OR elements, the first inputs of which are connected to the outputs of the corresponding AND elements of the first group, the second input (of the i + Dth element of the third group is connected to the ith output of the first decoder, the Nth output of which is connected to the first input of the fifth element And, the second input to the second is connected to the output of the Nth digit of the shift register, and the output of the fifth OR is connected to the second input of the third element Й and a single trigger input preparation, the first input of the sixth element And is connected to the output of the second element And and the counting input of the first counter, the bit inputs of which are connected to the outputs of the value register of the output code, the second input of the sixth element And is connected n output from the first comparison circuit, and the output of AND shestogr connected with a third input of the first OR gate.