Изобретение относитс к вычислительной технике и может быть исполь зовано в мультипроцессорных система в состав которых вход т процессоры с различной физической разр дностью Известно запоминающее устройство содержащее накопитель, дешифратор адреса, датчик кода адреса, коммута тор, схемы выделени каналов, элеме ты ИЛИ, делители частоты, схемы фор мировани контрольных символов fl 1. Недостатком этого устройства вл етс ограниченность его возможностей дл случа записи информационно го кода с числом разр дов, превышающим число разр дов накопител . Наиболее близким техническим решением к предлагаемому вл етс запо минающее устройство, содержащее нако питель, один из входов которого соединен с выходом блока элементов ИЛИ, другие входы накопител соединены с выходами дешифратора адреса, входы которого подключены к выходам первого и второго блоков элементов И, первые входы которых соединены с выходами датчика кода адреса, выходы накопител соединены с первыми входа tm третьего и четвертого блоков элементов и, вторые входы третьего блока элементов и соединены с шиной опроса и со вторыми входами первого блока элементов И, третий вход треть го блока элементов И и вторые входы четвертого блока элементов И соединены с шиной разрешени считывани , выходы третьего и четвертого блоков элементов И соединены с выходами уст ройства, шину разрешени записи, информационные шины, элемент задержки, п тый и шестой блоки элементов И . (п тые и шестые элементы И),выходы которых подключены к входам блока элементов ИЛИ, первые входы п того и шэстого блоков элементов И соединены с информационными шинами, вторые входы - с шиной разрешени записи , третьи входы п того блока элементов И соединены с шиной опроса и входом элемента задержки, выход которого соединен с вторым входом второго блока элементов И, третьими входами четвертого и шестого блоков элементов, И 23. Недостатками данного устройства вл ютс низкое J5ыeтpoдeйcтвиe при работе с числами двойной разр дности , так как дл записи или считывани необходимо два обращени к накопителю по пр мому и инверсному адресу, и неэффективное использовавне накопител при записи числа одинарной разр дности, так как по инверсным адресам будут записыватьс нули. Цель изобретени - повышение быст родействи и увеличение информационной емкости устрсзйства. Поставленна цель достигаетс тем, что в запоминающее устройство, содержащее формирователь адресных сигналов, выходы которого соединены со входами дешифратора адреса, элементы И, регистры и группы элементов И, причем первые входы первого и второго элементов И вл ютс информационными входами устройства, второй вход первого элемента И вл етс первым входом разрешени записи устройства, а выходы третьего и четвертого элементов И - выходами устройства , первые входы элементов И первой и второй групп подключены к выходам дешифратора адреса, вторые входы элементов И.первой группы соединены с выходом первого элемента И, вторые входы и выходы элементов И второй группы подключены соответственно чк выходам регистров и к одним из входов третьего элемента И, другой вход которого вл етс первым входом разрешени считывани устройства, введены элементы ИЛИ, треть и четверта группы элементов И, причем первый и второй входы и выходы элементов ИЛИ подключены соответственно к выходам элементов И третьей группы, к выходам элементов И первой группы и к входам регистров , первце входы и выходы элементов И четвертой группы соединены соответственно с выходами регистров и с одним из входов четвертого элемента И, первые входы элементов И третьей группы подключены к выхо- ду второго элемента И, вторые входы элементов И третьей и четвертой групп соединены с выходами дешифратора адреса, кроме последнего, второй вход второго элемента И и ДРУгой вход четвертого элемента И вл ютс соответственно вторым входом разрешени записи и вторым входом разрешени считывани устройства. На чертеже изображена функциональна схема предлагаемого устройства . Устройство содержит рмирователь 1 адресных сигналов, дешифратор 2 адреса, накопитель 3, состо щий из элементов И 4 первой группы, элементов И 5 второй группы, элементов И б третьей группы, элементов И 7 четвертой группы, регистров 8 и элементов ИЛИ 9, выходы 10 и II накопител , первый 12 и второй 13 входы разрешени записи устройства, информационные входы 14 и 15 устройства , первый 16 и второй 17 элементы И, первый 18 и второй 19 входы разрешени считывани устройства, третий 20 и четвертый 21 элементы И, выходы 22 и 23 устройства. Предлагаемое запоминающее устройство работает следующим образом.The invention relates to computing and can be used in multiprocessor systems that include processors with different physical capacity. A memory device containing a drive, an address decoder, an address code sensor, a switch, channelization schemes, OR elements, frequency dividers are known. , schemes for forming control symbols fl 1. A disadvantage of this device is its limited capacity for recording an information code with a number of bits greater than the number of bits s drives. The closest technical solution to the proposed is a storage device containing a accumulator, one of the inputs of which is connected to the output of the block of OR elements, the other inputs of the storage device are connected to the outputs of the address decoder, the inputs of which are connected to the outputs of the first and second blocks of elements And, the first inputs which are connected to the sensor outputs of the address code, the accumulator outputs are connected to the first inputs tm of the third and fourth blocks of elements and, the second inputs of the third block of elements and are connected to the interrogation bus and W The third inputs of the third block of elements And and the second inputs of the fourth block of elements And are connected to the read resolution bus, the outputs of the third and fourth blocks of elements And are connected to the outputs of the device, the write resolution bus, data buses, the delay element the fifth and sixth blocks of elements AND. (the fifth and sixth AND elements), the outputs of which are connected to the inputs of the OR element block, the first inputs of the fifth and sixth blocks of the AND elements are connected to the information buses, the second inputs are connected to the write resolution bus, the third inputs of the fifth And elements block are connected to the bus interrogation and the input of the delay element, the output of which is connected to the second input of the second block of elements AND, the third inputs of the fourth and sixth blocks of elements, AND 23. The disadvantages of this device are low J5 out of range when working with double-digit numbers, because recording or reading requires two drive by referring to the forward and inverse address and inefficient ispolzovavne accumulator during recording of a single bit of clarity, as would be recorded by zeros inverted addresses. The purpose of the invention is to increase speed and increase the information capacity of the device. The goal is achieved in that a memory device containing an address signal generator, the outputs of which are connected to the inputs of the address decoder, AND elements, registers and groups of AND elements, the first inputs of the first and second elements of AND are the information inputs of the device, the second input of the first element And is the first input of the device recording resolution, and the outputs of the third and fourth elements I are the outputs of the device, the first inputs of the elements of the first and second groups are connected to the outputs of the addr decoder The first inputs of the first group are connected to the output of the first element And, the second inputs and outputs of elements And the second group are connected respectively to the outputs of registers and to one of the inputs of the third element And, the other input of which is the first input of resolution of the device, entered the elements OR, the third and fourth groups of elements AND, the first and second inputs and outputs of the elements OR are connected respectively to the outputs of the elements AND of the third group, to the outputs of the elements AND of the first group and to the inputs of registers, the first input Odes and outputs of elements AND of the fourth group are connected respectively to the outputs of registers and with one of the inputs of the fourth element AND, the first inputs of elements AND of the third group are connected to the output of the second element AND, the second inputs of elements AND of the third and fourth groups are connected to the outputs of the address decoder, besides the latter, the second input of the second element AND and the OTHER input of the fourth element AND are respectively the second input of the write enable and the second input of the read enable of the device. The drawing shows a functional diagram of the proposed device. The device contains 1 addressing signaling device, address decoder 2, storage device 3 consisting of elements of AND 4 of the first group, elements of AND 5 of the second group, elements of B of the third group, elements of AND 7 of the fourth group, registers 8 and elements of OR 9, outputs 10 and storage device II, first 12 and second 13 inputs of the device write enable, information inputs 14 and 15 of the device, first 16 and second 17 elements And, first 18 and second 19 inputs of the device read resolution, third 20 and fourth 21 elements And, outputs 22 and 23 devices. The proposed storage device operates as follows.
Код адреса i-й чейки с выхода формировател 1 поступает на входы дешифратора 2, при этом по вл етс сигна.л на 1-м выходе дешифратора 2 и поступает на соответствующий вход накопител 3, а именно: на первый и второй входы элементов И соответственно первой 4 и второй 5 групп i-й чейки и на первые и в-юуые входы элементов И соответственно третьей 6 и четвертой 7 групп (i + 1)-й чейки.The address code of the i-th cell from the output of the shaper 1 is fed to the inputs of the decoder 2, and a signal appears at the 1st output of the decoder 2 and goes to the corresponding input of the drive 3, namely: to the first and second inputs of the And elements, respectively the first 4 and second 5 groups of the i-th cell and the first and the fourth entrances of the And elements of the third 6 and fourth 7, respectively, of the (i + 1) -th cells.
В режиме Запись двойного слова на первый 12 и второй 13 входы разрешени записи одновременно подаютс сигналы, по которым старша часть информации с входа 14 через элементы И-4 и элементы ИЛИ 9 записываетс известн1 1 способом в регис в 1-й чейки накопител , а ..младша часть информации с входа 15 проходи череэ элемент И 17, элемент И б и элемент ИЛИ 9 и записываетс в регистр 8 (i +1)-й чейки. В режиме Запись слова сигнал разрешени записи подаетс только по входу 12 и, следовательно, информаци ,поступанхца по входу 14, записываетс только в регистр 8 1-й чейки накоптел 3. В режиме Считывание двойного слова на входы 18 и 19 одновременно подаютс сигналы, по которым одна часть информсщии, поступгиоща с регистра 8 i-й чейки накопител 3 через выход 10 на первый вход элемента И 20, выдаетс на выход 22, а друга часть информации, поступающа с регистра 8 (i + 1)-й чейки через выход 11 накопител на первый вход элемента И 21, выдаетс на выход 23. В режиме Считывание слова сигнал разрешени считывани подаетс только по входу 18 и информаци на выход 22 выдаетс толко из регистра 8 i-й чейки накопител 3.In the Record of the double word mode, the first 12 and second 13 recording resolution inputs simultaneously send signals by which the highest part of the information from input 14 is recorded using the I-4 elements and the OR 9 elements in a known manner in the regis in the 1st drive cell, as well. The smaller part of the information from input 15 passes through the element AND 17, the element A b and the element OR 9 and is written to the register 8 (i +1) -th cell. In the Record word mode, the write enable signal is supplied only at input 12 and, therefore, information received at input 14 is recorded only in register 8 of the 1st cell of accumulator 3. In the Double word reading mode, inputs 18 and 19 simultaneously send signals which one part of the information, arriving from the register 8 of the i-th cell of drive 3 through output 10 to the first input of the element 20, is output to output 22, and the other part of the information coming from register 8 (i + 1) -th cell through output 11 the drive to the first input of the element And 21, is given to the output 23 In the word read mode, the read enable signal is fed only to input 18 and information on output 22 is outputted from register 8 of the ith cell of drive 3.
Таким образом, предлги аемое запоминающее устройство обеспечивает за один цикл обращени к пам ти запись или считывание информации с числом разр дов, ргшным или превышающим -в 2 раза разг дностВ накопител . При этом обеспечиваетс наиболее полное .использование емкости накопител и отсутствуют .ограничени на размещение информации в ЗУ.Thus, the proposed storage device provides for a single cycle of access to the memory, recording or reading information with the number of bits that are equal to or greater than 2 times the number of digits of the drive. This ensures the most complete use of the storage capacity and there are no restrictions on the placement of information in the memory.
Технико-экономические првимущест ва предлагаемого устройства заключаютс в его более высоком быстродействии и более высокой информационно емкости по сравнению с прототипом.Feasibility studies of the proposed device consist in its higher speed and higher information capacity compared to the prototype.