SU680052A1 - Memory unit - Google Patents
Memory unitInfo
- Publication number
- SU680052A1 SU680052A1 SU772483119A SU2483119A SU680052A1 SU 680052 A1 SU680052 A1 SU 680052A1 SU 772483119 A SU772483119 A SU 772483119A SU 2483119 A SU2483119 A SU 2483119A SU 680052 A1 SU680052 A1 SU 680052A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- main memory
- address
- register
- memory
- inputs
- Prior art date
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(54) STORAGE DEVICE
Изобретение относитс к области цифровой вычислительной техники и может быть использовано в ассоциатив ных запоминающих устройствах. Одно из известных ассоциативных запоминающих устройств на основе обычных запоминающих элементов с адресной выборкой состоит из трех массивов: массива, хран щего инверсную адресную информацию, массива св зи и основного массива. В этом устройстве признак опроса, подаваемый на вход пам ти используетс в качестве адреса: дл выборки из первого массива слова, определ ющего адрес чей ки массива св зи, в которую записан адрес чейки основного запоминающегй устройства, содержащий слово с заданным признаком опроса 1. Недостатком известного устройства вл етс его низкое быстродействие . Наиболее близким техническим решением к данному изобретению вл ет с запоминающее устройство, содержа щее блок пам ти адресов, входы кото рого соединены с выходами первого и второго адресных регистров и адресной шиной, а выход - с входом блока основной пам ти, вход первого адрес ного регистра соединен с выходом блока определени - свободной чейки основной пам ти, вход которого подключен к одним из выходов регистра зан тости чейки основной пам ти, другие выходы и входы которого соединены соответственно с входами и выходами блока пам ти признаков зан тости чеек основной пам ти, информационные и выходные шины 2. Недостатком данного устройства вл етс малое быстродействие, обусловленное тем, что в режиме поиска адреса свободной зоны последовательно опрашиваютс в блоке пам ти адpecoBf- все чейки таблицы зан тости зон блока пам ти. Целью данного изобретени вл етс повышение быстродействи запоминающего устройства. Поставленна цель достигаетс тем, что запоминающее устройство содержит блок определени свободных зон основной пам ти, регистр зан тости зон основной пам ти и элемент И, входы которого соединены с cof- ветствующими выходами регистра зан тости чеек основной пам ти, а выходы подключены к входам регистра зан тости зон основной пам ти, выходы которого соединены с входами блока определени свободных зон основной пам ти, выходы которого подключены к входам второго адресного регистра и входам блока пам ти признаков зан тости чеек основной пам ти.The invention relates to the field of digital computing and can be used in associative memory devices. One of the known associative memory devices based on conventional storage elements with an address sample consists of three arrays: an array storing inverse address information, a communication array, and the main array. In this device, the polling flag applied to the memory input is used as an address: to fetch a word from the first array that specifies the addresses of the communications array in which the cell address of the main storage device containing the word with the specified poll sign is written 1. Disadvantage The known device is its low speed. The closest technical solution to this invention is from a memory device containing an address memory block, whose inputs are connected to the outputs of the first and second address registers and the address bus, and the output to the input of the main memory block, the input of the first address register connected to the output of the free cell definition unit of the main memory, the input of which is connected to one of the outputs of the main memory cell occupancy register, the other outputs and inputs of which are connected respectively to the inputs and outputs of the memory block These signs of the main memory cells, information and output buses 2. The disadvantage of this device is the low speed, due to the fact that in the search mode addresses of the free zone are sequentially polled in the memory block of the adoBf- all cells of the table of the memory block zones . The purpose of this invention is to improve the speed of the storage device. The goal is achieved by the fact that the memory device contains a block for determining the free zones of the main memory, the register for the zones of the main memory and the element I, whose inputs are connected to the corresponding outputs of the register of the cells of the main memory, and the outputs are connected to the inputs of the register the occupation of the main memory zones, the outputs of which are connected to the inputs of the free zone determination module of the main memory, the outputs of which are connected to the inputs of the second address register and the inputs of the memory block of signs of occupancy of the main memory cells ovine memory.
На чертеже представлена функциональна блок-схема запоминающего устройства.The drawing shows a functional block diagram of a storage device.
Устройство содержит блок пам ти адресов 1, первый адресный регистр 2, второй адресный регистр 3, блок основной пам ти 4, блок 5 пам ти признаков зан тости чеек основной пам ти, блок 6 определени свободной чейки основной пам ти, блок 7 определени свободной зоны основной пам ти, регистр 8 зан тости чеек основной пам ти, регистр 9 зан тости зон основной пам ти, элемент И 1 адресные шины 11, информационные 12 и выходные шины 13.The device contains an address memory block 1, a first address register 2, a second address register 3, a main memory block 4, a block 5 of the memory of signs of occupancy of the main memory cells, a block 6 for determining the free cell of the main memory, a block 7 for determining the free zone main memory, the register 8 of the main memory cells, the register 9 of the main memory zones, the element And 1 address bus 11, data 12 and output bus 13.
Запоминающее устройство представл ет робой запоминающее устройство Ь косвенной адресацией. Адрес обращени к запоминающему устройству .соответствует чейке в блоке пам ти адресов 1, а информаци хранитс в блоке основной пам ти 4 в чейке, соответствующей адресу обращени к блоку 1. Блок основной пам ти 4 условно разбит на зоны. Количество зон равно числу чеек блока 5 пам ти .признаков зан тости. Зона блока основной пам ти состоит из К чеек, где К - разр дность чейки блока 5.« Каждый разр д чейки блока 5 характеризует состо ние соответствующей чейки блока 4. Зан той чейке соответствует единичный код.The memory device is robo the memory L indirectly addressing. The address for accessing the memory device corresponds to the cell in the address memory block 1, and the information is stored in the main memory block 4 in the cell corresponding to the address for block 1. The main memory block 4 is conventionally divided into zones. The number of zones is equal to the number of cells in the block of 5 memory. Attributes of employment. The zone of the main memory block consists of K cells, where K is the cell width of block 5. Each cell slot of block 5 characterizes the state of the corresponding cell of block 4. A single code corresponds to that cell.
Количество разр дов регистра зан тости зон основной пам ти 9 равно количеству чеек блока 5 и соответственно количеству зон основной пам ти . Каждый разр д регистра 9 показывает , имеютс ли в соответствующих зонах блока основной пам ти свободные чейки. Свободной зоне основной пам ти соответствует нулевое состо ние соответствующего разр да регистра 9.The number of register bits of the main memory zones 9 is equal to the number of cells of block 5 and, accordingly, the number of main memory zones. Each bit of register 9 indicates whether there are free cells in the corresponding zones of the main memory block. The free zone of the main memory corresponds to the zero state of the corresponding register bit 9.
Блок определени свободной чейк основной пам ти 6 формирует адрес свободной чейки в зоне основной пам ти, сто щей первой в зоне в пор дке возрастани адресов. о Работа запоминающего устройства (ЗУ) происходит следующим образом.The free chip definition block of the main memory 6 generates the free cell address in the main memory zone, which is the first in the zone in the order of increasing addresses. o The storage device (memory) is as follows.
Начальным сбросом устройство приводитс в исходное состо ние (сбрасываютс все регистры и очищаютс чейки пам ти).By initial reset, the device is reset (all registers are cleared and memory cells are cleared).
После начального сброса устройство переходит в режим поиска свободной чейки блока основной пам ти 4. Блок 7 определени свободной зоны основной пам ти анализирует состо ние регистра 9 и формирует адрес свободной зоны, расположенной первой в пор дке возрастани адресов. Код адреса зоны блока основной пам ти 4 записываетс на второй адресный регистр 3. По этому же адресу производитс считывание содержимого чейки из блока пам ти 5. Состо 5 ние каждого разр да чейки блока пам ти 5 отражает состо ние чеек пам ти соответствующей зоны блока основной пам ти 4. Блок 6 определени свободной чейки основной пам тиAfter the initial reset, the device enters the free cell search mode of the main memory block 4. The main memory free zone determination unit 7 analyzes the state of register 9 and generates the address of the free zone located first in the order of increasing addresses. The code of the zone address of the main memory block 4 is written to the second address register 3. The same address is used to read the contents of the cell from the memory block 5. The state 5 of each bit of the cell of the memory block 5 reflects the state of the memory cells of the corresponding zone of the main block. memory 4. Block 6 definition free cell main memory
0 анализирует содержимое регистра 8 зан тости чеек основной пам ти, формирует адрес свободной чейки, первой в пор дке возрастани адресов и заносит его на первый адресный ре5 гистр 2. После этого производитс перевод соответствующего разр да регистра 8 в состо ние зан то и элемент И 10 повтор ет, иметотс. ли еще свободные чейки в данной зоне0 analyzes the contents of the register 8 of the cells of the main memory, generates the address of the free cell, the first in the order of increasing addresses and puts it on the first address register of the register 2. After that, the corresponding register register 8 is transferred to the state And 10 repeats, imetots. Are there still free cells in this zone?
Q основной пам ти. Если все разр ды наход тс в состо нии зан то, то переводитс в состо ние зона зан та соответствующий разр д регистра 9. Если же элемент И 10 определит наличие свободных чеек в данной зоне основной пам ти, то содержимое регистра 9 не мен етс . Далее следует перепись содержимого регистра 8 в блок пам ти 5 в ту же чейку, откуда оно было считано, по адресу,Q main memory. If all the bits are in the occupied state, the corresponding register bit 9 is transferred to the occupied zone. If the And 10 element determines the presence of free cells in this area of the main memory, the contents of the register 9 do not change. This is followed by a rewrite of the contents of register 8 into memory block 5 in the same cell from which it was read, at the address
0 сформированному блоком определени свободной зоны основной пам ти 7.0 formed by the block of determination of the free zone of the main memory 7.
В результате получен адрес свободной чейки блока основной пам ти 4, состо щий из адреса зоны основ5 ной пам ти, записанного во втором адресном регистре 3 и адреса чейки Пс1м ти в данной зоне, записанного в первый адресный регистр 2.As a result, the address of the free cell of the main memory 4, consisting of the main memory zone address recorded in the second address register 3 and the PSM address in this zone, recorded in the first address register 2, is obtained.
При первом обращении внеинегоWhen the first treatment of external
0 устройства к ЗУ в режиме записи информации этому устройству предоставл етс подготовленный адрес свободной чейки блока основной пам ти 4. Этот адрес заноситс в соответствуюc щую чейку блока пам ти адреса 1 и по нему производитс запись информации со входных информационных шин 12 в блок основной пам ти 4.0 devices to the storage device in the information recording mode this device is provided with the prepared address of the free cell of the main memory block 4. This address is entered into the corresponding cell of the memory block of address 1 and it records information from the input information buses 12 into the main memory block four.
При повторном обращении внешнегоWhen re-applying external
устройства к ЗУ из блока пам ти адресов 1 выбираетс соответству-ющий внешнему устройству адрес обращени к блоку основной пам ти 4 и в ависимости от режима работы ЗУ, производитс либо запись информации сthe device to the storage unit from the address memory block 1 is selected the address corresponding to the external storage unit 4 to the main storage unit 4 and depending on the operating mode of the storage unit, the information is recorded or recorded
входных информационных шин 12 в адресованную чейку блока основной пам ти 4, либо чтение информации из адресованной чейки блока 4 на выходные информационные шины 13.input information buses 12 to the addressed cell of the main memory 4, or reading information from the addressed cell of block 4 to the output information buses 13.
Таким образом, предложенное устройство позвол ет добитьс значительного сокращени времени поиска свободной чейки основной пам ти за счет того, что.одновременно ведетс Thus, the proposed device makes it possible to achieve a significant reduction in the search time for a free main memory cell due to the fact that
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772483119A SU680052A1 (en) | 1977-05-10 | 1977-05-10 | Memory unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772483119A SU680052A1 (en) | 1977-05-10 | 1977-05-10 | Memory unit |
Publications (1)
Publication Number | Publication Date |
---|---|
SU680052A1 true SU680052A1 (en) | 1979-08-15 |
Family
ID=20707804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772483119A SU680052A1 (en) | 1977-05-10 | 1977-05-10 | Memory unit |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU680052A1 (en) |
-
1977
- 1977-05-10 SU SU772483119A patent/SU680052A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4158227A (en) | Paged memory mapping with elimination of recurrent decoding | |
US5568443A (en) | Combination dual-port random access memory and multiple first-in-first-out (FIFO) buffer memories | |
KR840000838A (en) | Multi-Ward Memory Data Storage and Addressing Techniques and Devices | |
GB1360930A (en) | Memory and addressing system therefor | |
KR910005154A (en) | Pipelined Write Buffer Registers | |
JPH09167495A (en) | Data storage unit and data storage device using the same | |
EP0200440A2 (en) | Electronic circuit for connecting a processor to a high-capacity memory | |
EP0626650A1 (en) | Devices, systems and methods for implementing a Kanerva memory | |
SU680052A1 (en) | Memory unit | |
JPH0636550A (en) | Semiconductor memory | |
RU2001451C1 (en) | Associative storage device | |
JPH0450625B2 (en) | ||
US6742073B1 (en) | Bus controller technique to control N buses | |
SU1615803A1 (en) | On-line memory | |
JPS5740790A (en) | Storage control system | |
SU1010653A1 (en) | Memory device | |
SU1718274A1 (en) | Associative memory | |
SU1173446A1 (en) | Storage | |
SU1575169A1 (en) | Device for sorting bits | |
JPS5841584B2 (en) | Multi-access memory method and memory chip for multi-access | |
SU689439A1 (en) | Device for interfacing main storage with processor and input-output channels | |
SU1619282A1 (en) | Memory | |
SU450231A1 (en) | Memory device | |
SU1631607A1 (en) | Device for data readout from large capacity associative memories | |
SU1191913A1 (en) | Information input-output device |