SU217463A1

SU217463A1 - DEVICE MEMORY AND REGISTRATION

Info

Publication number: SU217463A1
Application number: SU1141771A
Authority: SU
Original assignee: Е. П. Балашов , А. И. Кноль; Ленинградский электротехнический институт В. И. Уль нова

Description

..

Известны устройства пам ти и регистрации , содержащие накопитель информации с числовыми линейками на тороидальных сердечниках с пр моугольной петлей гистерезиса , усилители чтени , разр дные ключи, разр дные и адресные формирователи импульсов тока, адресные вентили, входной блок и блок управлени .Memory and registration devices are known that contain an accumulator of information with numerical rulers on toroidal cores with a rectangular hysteresis loop, read amplifiers, bit switches, bit and address current pulse drivers, address gates, input unit and control unit.

Описываемое устройство отличаетс от известных тем, что оно содержит вентили блокировки и дополнительные элементы пам ти, входы сброса которых через указанные вентили| подключены к усилител м чтени числовых линеек, входы установки соединены с выходами входного блока, а выходы этих элементов пам ти подключены к соответствующим формировател м импульсов тока, а также содержит схему «ИЛИ-ИЕ, входы которой соединены с выходами всех дополнительных элементов, а выход подключен к блоку управлени . Это позвол ет увеличить быстродействие устройства.The described device differs from the known ones in that it contains interlocking gates and additional memory elements, the reset inputs of which through the said gates | connected to the amplifiers of reading the numerical lines, the installation inputs are connected to the outputs of the input unit, and the outputs of these memory elements are connected to the corresponding current pulse conditioners, and also contains an “OR-IE” circuit whose inputs are connected to the outputs of all additional elements, and the output connected to control unit. This allows you to increase the speed of the device.

На чертеже представлена схема предложенного устройства пам ти и регистрации. Устройство содержит накопитель / информации на тороидальных сердечниках 2 с пр моугольной нетлей гистерезиса, пронизанных разр дными шинами 3 записи-считывани , щииами 4 записи-считывани числовой лиг нейки и щинами 5 чтени числовой линейки, The drawing shows a diagram of the proposed memory device and registration. The device contains a drive / information on toroidal cores 2 with a rectangular net hysteresis, penetrated by the 3 write-read bit buses, 4 read-write lines of the numeric array, and read lines 5,

2,2,

В устройство вход т разр дные ключи 6, разр дные формирователи 7 импульса полутока записи нул , разр дные формирователи 8 имнульса полутока записи единицы, адресные формирователи 9 двухпОл рных импульсов полутоков записи-считывани , адресные вентили 10, блок управлени //, усилители 12 чтени числовой линейки, вентили 13 блокировки , дополнительные элементы 14 пам ти: (переноса), входной блок 15 и схема /б «ИЛИ-НЕ.The device includes bit switches 6, bit shapers of a half-current write zero pulse, bit shapers of a half-pulse of a half-write, unit address shapers 9 of a double-sided write-read half-current pulses, address gates 10, control unit //, read amplifiers 12 numerical line, blocking valves 13, additional elements 14 of the memory: (transfer), input unit 15 and the circuit “OR-NO.

Пакопитель 1 построен но принципу выбора запоминающего сердечника 2 при совпадении адресного и разр дного полутоков. Шина чтени 5 через соответствующий усилитель чтени 12 и вентиль блокировки 13 подключена ко входу установки в нулевое состо ние (вход сброса) элемента пам ти 14. Каждый элемент пам ти 74 используетс одновременно и дл хранени ири(3нака обращени к данной числовой линейке и дл запо1минани сигнала переноса, возникающего при суммировании кода, хранимого в числовой линейке, с поступившим по данному каналу единичным приращением. Элементы пам ти 14 вл ютс элементами с неразрущающим считыванием информации (например, триггер). Входной блок 15 соедин ет канальные входы со входами установки в единичное состо ние (входы установки) элементов иам ти 14. Выход каждого элемента пам ти 14 через адресные вентили 10 подключен к соответствующему адресному формирователю 9. Блок управлени 11 обеспечивает последовательное срабатывание разр дных ключей 6 и вырабатывает управл ющие сигналы, поступающие на другие блоки устройства. Блок управлени 11 состоит из задающего генератора и распределительного устройства. Схема 16 «ИЛИ-НЕ предназначена дл фиксации окончани сумАшровани поступившего единичного приращени по всем каналам и имеет число входов, равное числу каналов. Входы схемы 16 соединены с выходами элементов пам ти 14. Выход схемы 16 соединен с блоком управлени 11.The drive 1 is built according to the principle of selection of the memory core 2 when the address and bit half currents coincide. Reading bus 5 through the corresponding read amplifier 12 and lockout valve 13 is connected to the setup input to the zero state (reset input) of the memory element 14. Each memory element 74 is used simultaneously for storing the radio (3, addressing this numeric scale and memorizing The transfer signal that occurs when the code stored in the numerical scale is added to a single increment received over the channel. The memory elements 14 are elements with non-destructive reading of information (for example, a trigger). 15 connects the channel inputs with the installation inputs to the unit state (installation inputs) of the elements 14 and 14. The output of each memory element 14 through the address valves 10 is connected to the corresponding address driver 9. The control unit 11 ensures the sequential operation of the dongle keys 6 and generates control signals to other units of the device. The control unit 11 consists of a master oscillator and a switchgear. The "OR-NOT" circuit 16 is intended to fix the end of the sum-SUSHING of the received unit increment across all channels and has a number of inputs equal to the number of channels. The inputs of the circuit 16 are connected to the outputs of the memory elements 14. The output of the circuit 16 is connected to the control unit 11.

В режиме сложени единичных приращеНИИ с кодами числовых линеек устройство работает следующим образом. Накопленна ,к определенному моменту времени информаци о суммарном числе импульсов, поступивщих по определенному каналу, хранитс в двоичном коде в соответствующей числовой линейке накопител 1.In the addition mode of single increments with the codes of numerical rulers, the device operates as follows. Accumulated, up to a certain point in time, information about the total number of pulses arriving over a certain channel is stored in binary code in the corresponding number line of accumulator 1.

В такте приема информации подлежащие счету импульсы каналов через входной блок 15 устанавливают в единичное состо ние соответствующие элементы пам ти 14. Затем в числовых линейках накопител 1 начинаетс одновременное суммирование поступивщих единичных приращений соответствующих каналов. Суммирование осуществл етс последовательно по разр дам, начина с младшего. Значени разр дных сумм получаютс в два такта.In the information receive cycle, the channel pulses to be counted through the input unit 15 establish the corresponding memory elements 14 in one state. Then, in the numerical lines of accumulator 1, simultaneous summation of the incoming unit increments of the corresponding channels begins. The summation is performed sequentially over the bits, starting with the youngest. The values of the bit amounts are obtained in two cycles.

В первом такте сигналы с наход щихс в единичном состо нии элементов пам ти 14 через адресные вентили 10 возбуждают соответствующие адресные формирователи полутоков записи «1. Одновременно сигналы с блока управлени 11 вызывают срабатывание разр дного формировател 8 полутока записи «1 и соответствующего разр дного ключа 6 младшего разр да. Таким образом, осуществл етс запись «1 в данной разр дной позиции всех избранных каналов и происходит вы вление сигналов переноса в следующий старший разр д. Если первоначально сердечни1К младшего разр да некоторой числовой линейки находилс в состо нии «О, то при подаче полутоков записи «1 происходит перемагничивание этого сердечника, и па шине чтени 5 данной числовой линейки по вл етс сигнал, перевод щий в кулевое состо ние соответствующий элемент пам ти 14. Нереход элемента пам ти 14 в нулевое состо ние указывает на отсутствие дальнейшего переноса и на сн тие признака обращени к числовой линейке данного какала. На этом процесс суммировани по данному каналу заканчиваетс . Однако, если сердечник младшего разр да некоторой числовой линейки первоначально находилс в состо нии «1, то под воздействием полутоков записи «1 его состо ние не измен етс . Следовательно , на шине чтени 5 этой числовой линейки сигнал не ио в.ч етс , и соответствующий элемент пам ти 14 остаетс в едининном состо нии, указыва на наличие дальпейшего переноса и признака обращени по данному каналу. Таким образом, по окончании первого такта в единичном состо ни.и остаютс только элементы пам ти 14 тех числовых линеек , в которых имеютс перепосы в следующий старший разр д. Дл получени правильного значени разр дных сумм необходимо записать «О в младшем разр де числовых линеек, имеющих перенос. Во втором такте сигналы переноса с элементов пам ти 14 используютс дл возбуждени соответствующих адресных формирователей полутока записи «О. При этом одновременно срабатывают разр дный формирователь 7 полутока записи «О и соответствующий разр дный ключ 6 младщего разр да и. происходит переключение в состо ние «О сердечников соответствующих числовых линеек. Возникающие при этом на шинах чтени 5 сигналы на вход сброса элементовIn the first clock cycle, the signals from the memory elements 14 in the unit state, through the address gates 10, excite the corresponding address shapers of the half record записи 1. At the same time, the signals from the control unit 11 cause the triggering of the bit generator 8 of the half-time recording "1 and the corresponding bit key 6 low-order. Thus, the " 1 is at a given bit position of all selected channels and the transfer signals to the next most significant bit are detected. If the original heart of the lower order bits of a certain numerical line was in the state "O, then 1, a reversal of this core occurs, and a readout signal appears on the read bus 5 of this number line, bringing the corresponding memory element 14 to the cool state. The memory element 14 does not translate into a zero state indicating that there is no Further transfer and removal of the sign of reference to the numerical line of this scale. At this point, the summation process over the channel ends. However, if the low-order core of a certain numerical ruler was initially in the "1" state, then under the influence of the half-record "1, its state does not change. Consequently, on the read bus 5 of this number line, the signal is not indicated, and the corresponding memory element 14 remains in a single state, indicating the presence of a further transfer and indication of a call through this channel. Thus, at the end of the first clock cycle in the unit state, only the memory elements of 14 numerical lines remain in which there are reruns to the next most significant bit. To obtain the correct value of the bit amounts, it is necessary to write "O in the lower digit number lines having a carry. In the second cycle, the transfer signals from the memory elements 14 are used to excite the corresponding address drivers for the half-current recording O. At the same time, the bit shaper 7 of the half-current “O and the corresponding bit key 6 of the lower bit and. switching occurs to the state of the cores of the corresponding numerical lines. At the same time, there are 5 signals on the reading tires on the reset input of the elements

пам ти 14 не проход т, так как на вентили блокировки 13 в этом такте не подаетс стробирующий сигнал.the memory 14 is not passed, since the strobe signal is not applied to the locking valves 13 during this cycle.

Далее описанный двухтактный цикл работы устройства повтор етс дл каждой изThe following two-cycle operation cycle of the device is repeated for each of

последующих разр дных позиций до окончани процесса суммировани по всем каналам. В этот момент все элементы пам ти 14 наход тс в нулевом состо нии, а схема 16 вырабатывает сигнал, поступающий на блок управлепи //, который подготавливает устройство к приему новой информации. В режиме вычитани единичных приращений одновременно по произвольному числу каналов устройство работает аналогично вышеописапному с той лищь разницей, что в первом такте срабатывают соответствующие адресные формирователи полутоков записи «О, разр дный формирователь 7 полутока записи «О н разр дный ключ 6 младшегоsubsequent bit positions until the end of the summation process across all channels. At this moment, all the memory elements 14 are in the zero state, and the circuit 16 generates a signal arriving at the control unit //, which prepares the device to receive new information. In the mode of subtraction of single increments, the device operates simultaneously with an arbitrary number of channels similarly to the one described above, with the difference that in the first cycle the corresponding address drivers of the half current write “O, bit driver 7 half current”

разр да, а во втором такте срабатывают разр дный формирователь, 8 полутока записи «1, разр дный ключ 6 младшего разр да н адресные формирователи полутоков запи-си «1 тех числовых чеек, элементы пам ти которых остались после первого такта в единичном состо нии. ИрИчем, единичное состо ние элементов пам ти 14 соответствует в этом наличию сигнала займа из старшего разр да и наличию признака обращени поbit, and in the second cycle, the bit driver, 8 half-time recordings, 1, bit 6 low bits and address drivers of half-time recordings, 1 of those number cells, whose memory elements remained after the first cycle in a single state, . In this case, the unit state of the memory elements 14 corresponds in this to the presence of a loan signal from the highest bit and to the presence of a call sign on

данному каналу.this channel.

Вывод информации из устройства осуществл етс в последовательном двоичном коде одновременно по произвольному числу каналов . При этом элементы пам ти 14 тех числовых линеек, из которых должна быть выведена информаци , через входной блок 15 устанавливаютс в единичное состо ние. Затем производитс последовательный поразр дный опрос всех избранных числовых лнне пропускают считанные сигналы на входы сброса элементов пам ти 14. После окончани считывани на элементы пам ти 14 из блока управлени // подаетс общий сигнал сброса, и устройство готово к дальнейшей работе в любом из указанных режимов.Information is output from the device in a sequential binary code simultaneously over an arbitrary number of channels. In this case, the memory elements of the 14 numerical lines from which information is to be derived are set to one in the input unit 15. Then, sequential bitwise polling of all selected numeric lines is made to pass the read signals to the reset inputs of the memory elements 14. After the reading is completed, the common reset signal is sent to the memory elements 14 from the control unit // and the device is ready for further operation in any of the specified modes .

Возможна также организаци вывода информации в параллельном двоичном коде последовательно по каналам, как в обычном запоминающем устройстве.It is also possible to organize information output in parallel binary code sequentially through channels, as in a conventional storage device.

Предмет изобретени Subject invention

Устройство пам ти и регистрации, содержащее накопитель информации с числовыми линейками на тороидальных сердечниках с пр моугольной петлей гистерезиса, усилители чтени , разр дные ключи, разр дные и адресные формирователи импульсов тока, адресные вентили, входной блок и блок управлени , Отличающеес тем, что, с целью увеличени быстродействи устройства, оно содержит вентили блокировки и дополнительные элементы пам ти, входы сброса которых через указанные вентили подключены к усилител м чтени числовых линеек, входы установки соединены с выходами входного блока, а выходы этих элементов подключены к соответствующим формировател м импульсов тока, а также схему «ИЛИ-ПЕ, входы которой соединены с выходами всех дополнительных элементов, а выход подключен к блоку управлени .A memory and recording device containing a data storage unit with numerical rulers on toroidal cores with a rectangular hysteresis loop, read amplifiers, bit switches, bit and address current pulse drivers, address gates, input unit and control unit, Different in that in order to increase the speed of the device, it contains interlocking gates and additional memory elements, the reset inputs of which through these gates are connected to reading amplifiers of numerical lines, installation inputs with dineny outputs from the input unit, and outputs these elements are connected to respective current pulse shaper m, and the circuit "OR-PE, whose inputs are connected to outputs of all the other elements, and an output connected to the control unit.