SU1742818A1 - Устройство дл возведени в степень - Google Patents
Устройство дл возведени в степень Download PDFInfo
- Publication number
- SU1742818A1 SU1742818A1 SU904777317A SU4777317A SU1742818A1 SU 1742818 A1 SU1742818 A1 SU 1742818A1 SU 904777317 A SU904777317 A SU 904777317A SU 4777317 A SU4777317 A SU 4777317A SU 1742818 A1 SU1742818 A1 SU 1742818A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- trigger
- register
- Prior art date
Links
Landscapes
- Fluidized-Bed Combustion And Resonant Combustion (AREA)
Abstract
Изобретение относитс к вычислительной технике, предназначено дл возведени в произвольную степень информационного сигнала, представленного в параллельном двоичном коде, и может быть использовано в геофизической аппаратуре дл поиска и разведки газовых месторождений, а также дл определени концентрации газа в различных технических средах и сооружени х. Цель изобретени - расширение класса решаемых задач за счет дополнительной возможности реализации функции Y Хт дл произвольного положительного числа т. Устройство содержит генератор тактовых им- пульсов 1, два управл емых делител частоты 2,3, три элемента ИЛИ 4-6, элемент задержки 7, адресный счетчик 8, генератор одиночного импульса 9, блок пам ти 10, дифференцирующий элемент 11, схему сравнени 12, регистр 13, три элемента И 14-16, два триггера 17, 18 и реверсивный счетчик 19. 4 ил.
Description
w
гт. г
I
ФПГ. 3
Claims (1)
- Формула изобретенияУстройство для возведения в степень, содержащее генератор тактовых импульсов, адресный и реверсивный счетчики, элемент задержки, с первого по третий элементы И и ИЛИ, причем выход генератора тактовых импульсов соединен с первым входом второго элемента И, тактовый вход и вход установки в й0 адресного счетчика соединены с выходами первого и второго элементов ИЛИ соответственно, отличающееся тем, что, с целью расширения класса решаемых задач за счет дополнительной возможности реализации функции Y = Хт для произвольного положительного числа т, в него введены генератор одиночного импульса, блок памяти, первый и второй управляемые делители частоты, схема сравнения, регистр, дифференцирующий элемент и первый и второй триггеры, причем тактовые входы первого и второго управляемых делителей частоты объединены и подключены к выходу генератора тактовых импульсов, управляющие входы - соединены с входами задания показателя степени устройства, а выходы подключены к первому и второму входам первого элемента ИЛИ, выход которого через элемент задержки соединен со стробирующим входом схемы сравнения, первый 5 информационный вход которой соединен с информационным входом устройства, а второй информационный вход объединен с информационным входом регистра и подключен к выходу блока памяти, адресный вход которого соединен с выходом адресного счетчика, выход генератора одиночного импульса соединен непосредственно с тактовым входом первого триггера и через дифференцирующий элемент с пер- 15 выми входами второго и третьего элементов ИЛИ и входами установки в О регистра и реверсивного счетчика, выход схемы сравнения соединен с первым входом первого элемента И, второй вход которого объеди- 20 нен с вторым входом второго элемента И и подключен к прямому выходу первого триг10 гера, инверсный выход которого соединен с входом установки в 0 первого управляемого делителя частоты и с тактовым Входом второго триггера, вход установки в н0и которого подключен к выходу третьего элемента ИЛИ, второй вход которого объединен с синхронизирующим входом регистра и подключен к выходу переполнения реверсивного счетчика, суммирующий и вычитающий входы которого соединены с выходами соответственно второго и третьего элементов И. первый и второй входы последнего из которых подключены соответственно к прямому выходу второго триггера и выходу генератора тактовых импульсов, инверсный выход второго триггера соединен с входом установки в 0 второго управляемого делителя частоты, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, выход которого подключен к входу установки в 0” первого триггера, выход регистра является выходом устройства.
Фиг. 4 Редактор Н.Бобкова . Составитель П.Драбуч Техред М.Моргентал Корректор Н,Король Заказ 2286 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб.. 4/5Производственно-издательский комбинат Патент, г. Ужгород, ул.Гагарина, 101
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904777317A SU1742818A1 (ru) | 1990-01-03 | 1990-01-03 | Устройство дл возведени в степень |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904777317A SU1742818A1 (ru) | 1990-01-03 | 1990-01-03 | Устройство дл возведени в степень |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1742818A1 true SU1742818A1 (ru) | 1992-06-23 |
Family
ID=21488966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904777317A SU1742818A1 (ru) | 1990-01-03 | 1990-01-03 | Устройство дл возведени в степень |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1742818A1 (ru) |
-
1990
- 1990-01-03 SU SU904777317A patent/SU1742818A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1499338, кл. G 06 F 7/552. 1987. Авторское свидетельство СССР № 1456953. кл. G 06 F 7/552, 1987. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2569514B2 (ja) | 情報処理装置 | |
SU1742818A1 (ru) | Устройство дл возведени в степень | |
JPS57146354A (en) | Program executing state recording system in multiprocessor system | |
KR920006970A (ko) | 반도체 메모리를 위한 시리얼 선택회로 | |
JPS5663628A (en) | Data processing device | |
SU1667039A1 (ru) | Устройство дл формировани синхроимпульсов | |
SU1649560A1 (ru) | Устройство дл анализа параметров графа | |
SU1674264A1 (ru) | Последовательный регистр | |
SU497718A1 (ru) | Устройство формировани псевдослучайных сигналов сложной структуры | |
JPS5597075A (en) | Signal delay circuit | |
JPS5549073A (en) | Memory unit | |
SU1211693A1 (ru) | Устройство дл программного управлени | |
SU1660000A1 (ru) | Устройство управлени | |
JPS54109590A (en) | Sequence control information generating circuit | |
SU472335A1 (ru) | Программное временное устройство | |
SU1688241A1 (ru) | Генератор случайных функций | |
JPS57198595A (en) | Dynamic memory driving circuit | |
JPS5538668A (en) | Memory unit | |
SU1282314A1 (ru) | Генератор импульсов | |
JP2915912B2 (ja) | 半導体試験装置のパターンシーケンス制御回路 | |
SU1451836A1 (ru) | Устройство дл формировани серий импульсов | |
SU652618A1 (ru) | Ячейка пам ти сдвигового регистра | |
SU1443126A1 (ru) | Фазочувствительный демодул тор | |
JPS6426989A (en) | Image processor | |
SU1665371A1 (ru) | Устройство дл определени положени числа на числовой оси |