SU1725261A1

SU1725261A1 - Memory device with off-line control

Info

Publication number: SU1725261A1
Application number: SU904798119A
Authority: SU
Inventors: Павел Павлович Урбанович; Сергей Леонидович Лойка
Original assignee: Минский радиотехнический институт
Priority date: 1990-01-23
Filing date: 1990-01-23
Publication date: 1992-04-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в электронной промышленности при изготовлении больших интегральных схем запоминающих устройств повышенной надежности . Целью изобретени вл етс упрощение устройства. Устройство содержит основной 1 и дополнительный 2 блоки пам ти , дешифратор 4 адреса строк, дешифратор 6 адреса разр дов, группу элементов И 9, первый 10 и второй 36 сумматоры по модулю два, группу 11 сумматоров по модулю два, регистр 12, блок 16 кодировани , блок 18 управлени , основной 25 и дополнительный 26 блоки считывани , блок 29 вычислени синдрома, блок 32 анализа ошибок, элемент И 34, блок 37 выдачи информации. Устройство обеспечивает исправление ошибок только в тех символах кодового слова, которые считываютс в данном цикле. 2 ил.The invention relates to computing and can be used in the electronics industry in the manufacture of large integrated circuits of high reliability storage devices. The aim of the invention is to simplify the device. The device contains the main 1 and additional 2 blocks of memory, the decoder 4 addresses of lines, the decoder 6 addresses of bits, a group of elements And 9, the first 10 and second 36 modulo adders, a group of 11 modulo adders two, register 12, block 16 encoding , control block 18, main 25 and additional 26 read blocks, syndrome calculator block 29, error analysis block 32, AND element 34, information output block 37. The device provides error correction only in those codeword characters that are read in a given cycle. 2 Il.

Description

Изобретение относитс к вычислительной технике и может быть использовано в электронной промышленности при изготовлении больших интегральных схем запоминающих устройств (БИС ЗУ), а именно при изготовлении БИС ЗУ, имеющих большую площадь кристаллов, где требуетс увеличить выход правильно функционирующих устройств, а также при создании систем пам ти , удовлетвор ющих заданному уровню надежности хранени информации.The invention relates to computing and can be used in the electronics industry in the manufacture of large integrated circuits of storage devices (LSI memory), namely in the manufacture of LSI memory, having a large area of crystals, where it is necessary to increase the output of properly functioning devices. ti, satisfying a given level of reliability of information storage.

Известно ЗУ с автономным контролем, содержащее основной и дополнительный накопители, два блока кодировани , блоки считывани информации, управлени , контрол и исправлени ошибок.A stand-alone memory is known that contains primary and secondary drives, two coding units, information reading, control, monitoring and error correction units.

Устройство обеспечивает повышение надежности хранени информации за счет коррекции ошибок, однако обладает сравнительно большой структурной избыточностью из-за наличи двух идентичных блоков кодировани , что снижает его надежность.The device provides increased reliability of information storage due to error correction, however, it has a relatively large structural redundancy due to the presence of two identical coding blocks, which reduces its reliability.

Наиболее близким по технической сущности к предлагаемому вл етс ЗУ с автономным контролем, содержащее накопитель, числовые шины которого соединены с выходами дешифратора адреса строк, а выходные шины - с информационными входами первого блока считывани , выходами первых вентилей и информационными входами второго блока считывани , выходами вторых вентилей соответственно, первые и вторые входы первых и вторых вентилей подключены к шинам разрешени записи и управлени , третьи их входы - к шине записи и выходам блока кодировани соответственно, четвертые входы первых вентилей св заны с выходами дешифратора адреса разр дов, управл ющими входами первого блока считывани и первыми управл ющими входами выходного блока, выходы второго блока считывани соединены с первыми входами перв-ых сумматоров по модулю два, выходы которых вл ютс входами блока анализа отказов, выходами соединенного с первыми входами вторых сумматоров по модулю два, вторые входы вторых сумматоров по модулю два соединены с первыми выходами первого блока считывани , а выходы вторых сумматоров по модулю два св заны с информационными входами выходного блока, вторые управл ющие входы которого соединены с шинами разрешени записи, управлени и записи, первые входы третьих вентилей подключены к выходным шинам дешифратора адреса разр дов, вторые входы третьих вентилей соединены с выходом третьего сумматора по модулю два, первый и второй входы которого соединены с шиной записи и вторымThe closest in technical essence to the present invention is a self-monitoring storage device containing a drive, numerical buses of which are connected to the outputs of the line address decoder, and output buses - to information inputs of the first reading unit, outputs of the first valves and information inputs of the second reading unit, outputs of the second valves, respectively, the first and second inputs of the first and second valves are connected to the write resolution and control buses, their third inputs are connected to the record bus and the outputs of the coding block according to Actually, the fourth inputs of the first gates are connected to the outputs of the bit address decoder, the control inputs of the first readout unit and the first control inputs of the output unit, the outputs of the second readout unit are connected to the first inputs of the first modulators of the second, the outputs of which are inputs the failure analysis unit, the outputs connected to the first inputs of the second modulo-two adders, the second inputs of the second modulo-two adders are connected to the first outputs of the first reading unit, and the outputs of the second adders in m The two modules are connected to the information inputs of the output unit, the second control inputs of which are connected to the write resolution, control and record buses, the first inputs of the third gates are connected to the output buses of the bit address decoder, the second inputs of the third gates are connected to the output of the third modulo two , the first and second inputs of which are connected to the recording bus and the second

выходом первого блока считывани соответственно , выходы третьих вентилей подключены к вторым входам регистра, первые входы которого соединены с первыми выходами первого блока считывани , а выходы его - к входам блока кодировани , выход которого подключен к вторым входам первых сумматоров по модулю два.the output of the first read unit, respectively, the outputs of the third valve are connected to the second inputs of the register, the first inputs of which are connected to the first outputs of the first reading unit, and its outputs to the inputs of the coding unit, the output of which is connected to the second inputs of the first modulo-two adders.

В известном устройстве обеспечивает0 с обнаружение и исправление одной ошибки в строке основного и дополнительного накопителей при использовании кода Хем- минга. При этом вне зависимости от разр дности ЗУ (одно- или многоразр дна ) вIn the known device, it provides 0 detection and correction of one error in the line of the main and additional drives when using the Hamming code. In this case, regardless of the size of the memory (single or multi-bottom) in

5 режиме записи или считывани информации из основного накопител осуществл ютс манипул ции над разр дами всей строки основного накопител и соответствующей строки дополнительного накопител 5, the mode of recording or reading information from the main accumulator is manipulated over the bits of the entire line of the main accumulator and the corresponding line of the additional accumulator.

0 (основна строка состоит из к разр дов, дополнительна из г). Необходимость обработки в режиме записи при рассматриваемом алгоритме функционировани ЗУ очевидна. Однако если устройство0 (the main line consists of k bits, optional of d). The need for processing in the recording mode with the considered algorithm for the functioning of the memory is obvious. However, if the device

5 вл етс одноразр дным, исправление ошибки в режиме считывани информации в том разр де слова, который в данном цикле не считываетс на выход ЗУ, практического смысла не имеет. Достаточно5 is one-bit, the correction of an error in the mode of reading information in the word discharge that is not read out to the memory output in this cycle has no practical meaning. Enough

0 обнаружить и исправить ошибку в том разр де строки, который считываетс именно на выход устройства, т.е. важно предусмотреть , чтобы ошибочный разр д не попал на выход ЗУ.0 to detect and correct an error in the row that is read to the output of the device, i.e. It is important to ensure that the erroneous discharge does not hit the memory output.

5 Таким образом, реализаци алгоритма функционировани известного ЗУ приводит к его усложнению и снижению общей надежности .5 Thus, the implementation of the functioning algorithm of a known memory device leads to its complication and decrease in overall reliability.

Цель изобретени -упрощение устрой0 ства.The purpose of the invention is to simplify the device.

Поставленна цель достигаетс тем, что в ЗУ с автономным контролем, содержащее основной и дополнительный накопители, числовые шины которых соединены с выхо5 дами дешифратора адреса строк, а выходные шины - с информационными входами соответственно основного и дополнительного блоков считывани , информационный вход основного накопител подключен к ин0 . формационному входу устройства, св занному также с одним входом первого сумматора по модулю два, второй вход которого соединен с первым выходом основного блока считывани , а выход - с однимиThe goal is achieved by the fact that in the autonomous control memory, containing the main and additional drives, the numerical buses of which are connected to the outputs of the line address decoder, and the output buses are connected to the information inputs of the primary and secondary read blocks, the information input of the primary drive is connected to . the formation input of the device, also associated with one input of the first modulo-two adder, the second input of which is connected to the first output of the main reading unit, and the output to one

5 входами первых элементов И, вторые входы которых св заны с соответствующими выходами дешифратора адреса разр дов, подключенными также к разр дным шинам основного накопител и управл ющим вхо- дам основного блока считывани , вторые5 inputs of the first And elements, the second inputs of which are associated with the corresponding outputs of the address decoder of the bits that are also connected to the bit buses of the main storage device and the control inputs of the main reading unit, the second

выходы которого соединены с одними входами соответствующих вторых сумматоров по модулю два, вторыми входами св занных с выходами соответствующих первых эле- ментов И, а выходами - с соответствующими информационными входами регистра, выходы которого соединены с входами блока кодировани , выходами подключенного к информационным входам дополнительного накопител и к одним входам блока вычислени синдрома, вторые входы которого св заны с выходами дополнительного блока считывани , управл ющие входы основного и дополнительного накопителей соедине- ны с выходом блока управлени , подключенным также к одному входу выходного блока, второй вход которого св зан с выходом третьего сумматора по модулю два, один вход которого соединен с первым выходом основного блока считывани , входы дешифратора адреса разр дов и дешифратора адреса строк подключены к адресным входам устройства, входы блока управлени - к первому и второму управл - ющим входам устройства, управл ющий вход регистра - к третьему управл ющему входу устройства, третий вход первых элементов И - к четвертому управл ющему входу устройства, выход выходного блока - к информационному выходу устройства, введены блока анализа и второй элемент И, выход которого соединен с вторым входом третьего сумматора по модулю два, а входы - с выходами блока анализа, одни входы которого св заны с выходами блока вычислени синдрома, другие - с входами дешифратора адреса разр дов, а третий вход - с одним управл ющим входом устройства, причем блок анализа состоит из первых и вторых сумматоров по модулю два, одни входы которых подключены к первым входам блока, другие входы первых сумматоров - к вторым входам блока, вторые входы других сумматоров по модул ю два - к треть- ему входу блока, а выходы первых и вторых сумматоров по модулю два соединены с выходами блока.the outputs of which are connected to one input of the corresponding second modulo-two adders, the second inputs connected to the outputs of the corresponding first elements I, and the outputs to the corresponding information inputs of the register, the outputs of which are connected to the inputs of the coding unit, the outputs connected to the information inputs of an additional accumulator and to one input of the syndrome calculator, the second inputs of which are connected with the outputs of the additional reading unit, the control inputs of the main and additional accumulations The leu is connected to the output of the control unit, also connected to one input of the output unit, the second input of which is connected to the output of the third modulo-two adder, one input of which is connected to the first output of the main reading unit, the inputs of the address decoder and the address decoder of the rows connected to the address inputs of the device, the inputs of the control unit to the first and second control inputs of the device, the control input of the register to the third control input of the device, the third input of the first I elements to the fourth control The unit's input, the output of the output unit — to the information output of the device — are entered into the analysis unit and the second element I, the output of which is connected to the second input of the third modulo-two adder, and the inputs to the outputs of the analysis unit, one input of which is connected to the outputs of the calculating unit syndrome, others - with the inputs of the address decoder of bits, and the third input - with one control input of the device, and the analysis block consists of the first and second modulo-two adders, one input of which is connected to the first inputs of the block, the other inputs ervyh adders - to the second input unit, the second inputs of the adders of the other two modules w - tret- him to block entry, and the outputs of the first and second adders modulo two outputs connected to the block.

Сущность изобретени заключаетс в исправлении ошибки только в считываемом разр де кодового слова. При этом проверочна матрица кода строитс так, чтобы при этом можно было использовать код адреса опрашиваемого разр да, как известно состо щего из всех нулевых символов, и со- держащего один единичный символ в любом разр де. Чтобы синдромы ошибок отличались, р разр дов означает, что коду 00...О на входах дешифратора адреса разр дов соответствует первый вектор-столбец проверочной матрицы вида 00...011, а кодуThe essence of the invention is to correct the error only in the readable codeword bit. In this case, the check matrix of the code is constructed so that at the same time it is possible to use the code of the address of the polled digit, as is known, consisting of all zero characters, and containing one single character in any bit. In order for error syndromes to be different, p bits mean that the first column of the check matrix of the form 00 ... 011 corresponds to the code 00 ... O at the inputs of the bit decoder of the bit address, and the code

00...01 - вектор-столбец 00...0111 и т.д., что позвол ет определ ть местоположение ошибочного разр да без обычного дешифратора либо без используемой дл этого в устройстве ПЛМ.00 ... 01 is a column vector 00 ... 0111, etc., which makes it possible to determine the location of an erroneous discharge without a conventional decoder or without using a PLA for this purpose.

На фиг. 1 изображена структурна схема устройства; на фиг. 2 - функциональна схема блока анализа.FIG. 1 shows a block diagram of the device; in fig. 2 - functional block diagram analysis.

Устройство (фиг. 1) содержит основной 1 и дополнительный 2 блоки пам ти, адресные входы строк 3 которых соединены с выходами дешифратора 4 адреса строк, входы которого соединены с одними адресными входами 5 устройства, дешифратор 6 адреса разр дов с входами 7 и выходами 8, группу элементов И 9, первый сумматор 10 по модулю два, группу сумматоров 11 по модулю два, регистр 12 с информационными входами 13 и входом 14 записи и выходами 15, блок 16 кодировани , выходы 17 которого подключены к информационным входам накопител 2.The device (Fig. 1) contains the main 1 and additional 2 memory blocks, the address inputs of lines 3 of which are connected to the outputs of the decoder 4 address of lines, the inputs of which are connected to one address inputs 5 of the device, the decoder 6 addresses of bits with inputs 7 and outputs 8 , a group of elements And 9, the first adder 10 modulo two, a group of adders 11 modulo two, register 12 with information inputs 13 and input 14 of the record and outputs 15, block 16 encoding, the outputs 17 of which are connected to the information inputs of the drive 2.

Устройство содержит также блок 18 управлени , представл ющий собой элемент И, входы 19 и 20 которого соединены соответственно с первым и вторым управл ющими входами устройства, а выход 21 блока 18 -суправл ющими входами накопителей 1 и 2, информационный 22 вход устройства, соединенный с сумматором 10 и информационным входом накопител 1, выходы 23 и 24 накопителей 1 и 2 соответственно, основной 25 и дополнительный 26 блоки считывани , первый 27 и вторые 28. выходы блока 25 считывани , управл ющие входы которого соединены с выходами 8 дешифратора 6, блок 29 вычислени синдрома, первые входы которого соединены с выходами 17 блока 16, а вторые входы - с выходами 30 блока 26, выходы блока 29, соединенные с первыми входами 31 блока 32 анализа, третий вход 33 которого подключен к шине 19 (CS), а выходы - к входам элемента И 34, выход 35 которого св зан с одним входом второго сумматора 26 по модулю два, выход которого соединен с одним входом блока 37, другой вход которого может быть соединен с выходом 21 блока 18 (этот вход блока 37 может при необходимости быть независимым от выхода 21 блока 18), выход 38 блока 37 вл етс информационным выходом устройства , четвертый управл ющий вход 39 устройства соединен с третьими входами элементов И 9.The device also contains a control unit 18, which is an element I, the inputs 19 and 20 of which are connected to the first and second control inputs of the device, respectively, and the output 21 of the block 18 to the control inputs of drives 1 and 2, the information input 22 of the device connected to the adder 10 and the information input of accumulator 1, outputs 23 and 24 of accumulators 1 and 2, respectively, the main 25 and additional 26 read blocks, the first 27 and second 28. outputs of read block 25, the control inputs of which are connected to outputs 8 of the decoder 6, block 29 at numbers of the syndrome, the first inputs of which are connected to the outputs 17 of block 16, and the second inputs to the outputs 30 of block 26, the outputs of block 29 connected to the first inputs 31 of analysis block 32, the third input 33 of which is connected to bus 19 (CS), and the outputs - to the inputs of the element 34, the output 35 of which is connected to one input of the second adder 26 modulo two, the output of which is connected to one input of the block 37, the other input of which can be connected to the output 21 of the block 18 (this input of the block 37 can be independent of the output 21 of the unit 18), the output 38 of the unit 37 is inform insulating outlet unit, fourth control input device 39 is connected to third inputs of AND gates 9.

Блок анализа 32 состоит из сумматоров по модулю два (фиг. 2).The analysis block 32 consists of two modulo adders (FIG. 2).

Основной 1 и дополнительный 2 блоки пам ти состо т из одинаковых элементов пам ти (ЭП), которые хран т по одному разр ду информации. Адресные дешифраторы.The main 1 and additional 2 memory blocks consist of identical memory elements (ES), which store one bit of information. Address decoders.

блок управлени - стандартные, как и в любой БИС ЗУ. Блоки считывани осуществл ют считывание информации из строки в соответствии с кодом адреса на входах дешифратора адреса строк, к тому же на одном из выходов основного блока 25 считывани выдел етс разр д строки в соответствии с кодом.адреса на входах дешифратора адреса разр да. На входы блока управлени подаютс сигналы выборки кристалла (CS) и записи/чтени (WR/RD) (на вход блока может подаватьс также входной информационный символ). Выходной блок может представл ть собой обыкновенный управл емый вентиль. Блок кодировани осуществл ет вычисление г проверочных символов кодового слова в соответствии с проволочной матрицей кода. Блок вычислени синдрома состоит из г сумматоров по модулю два, соединенных между собой стандартным образом, характерным дл блоков вычислени синдрома . Назначение остальных логических элементов - общеприн тое.control unit - standard, as in any LSI. The read blocks read the information from the line in accordance with the address code at the inputs of the address address decoder, in addition, one of the outputs of the main reading block 25 is allocated a bit in accordance with the address code at the inputs of the address decoder. The chip select (CS) and write / read (WR / RD) signals are fed to the inputs of the control unit (the input information symbol can also be supplied to the input of the block). The output block may be an ordinary controlled valve. The coding unit calculates the g check characters of the code word in accordance with the wire matrix of the code. The syndrome calculator consists of modulo-2 adders interconnected in the standard way characteristic of syndrome calculators. The purpose of the remaining logical elements is common.

Устройство работает следующим образом .The device works as follows.

В режиме записи информации на входы дешифратора 4 адреса строк поступает код адреса опрашиваемой строки, в результате чего возбуждаетс одна из выходных шин 3 дешифратора 4, т.е. выбираетс одна из строк. Информационные разр ды (К) слова считываютс по шинам 23 и поступают в первый блок 25 считывани и дальше с первых выходов 28 блока 25 поступают на входы 22 сумматоров 11 и далее - на входы 13 регистра 12 (на шине 39 - сигнал расреши записи в регистр, например, 1).In the mode of recording information, the code of the address of the polled line arrives at the inputs of the decoder of 4 line addresses, as a result one of the output buses 3 of the decoder 4 is excited, i.e. one of the rows is selected. The information bits (K) of the word are read over buses 23 and enter the first read block 25 and then from the first outputs 28 of block 25 go to the inputs 22 of adders 11 and then to the inputs 13 of register 12 (on bus 39 - the signal to clear the register , for example, 1).

Таким образом, k разр дов опрашиваемой строки переписываютс в регистр 12. Одновременно с этим на входы дешифратора 6 адреса разр дов поступает код адреса зар да, на пересечении которого со строкой находитс опрашиваемый ЭП. Сигнал с одной из возбужденных шин 8 дешифратора 6, поступа на один из управл ющих входов первого блока 25 считывани , вызывает по вление на выходе 27 блока 25 информации (О или 1), хран щейс в опрашиваемом ЭП. Этот сигнал поступает на вход сумматора 10 по модулю два и сравниваетс с сигналом, установленным дл записи в накопитель 1 на шине 22. Если сравниваемые сигналы отличаютс , то на выходе сумматора 10 по вл етс единичный сигнал. Этот сигнал через вентиль 9, на первый вход которого действует единичный сигнал с возбужденной шины дешифратора 6, поступает на вход соответствующего сумматора 11, т.е. разр д опрашиваемого слова проинвертируетс . Если же записываемый в ЭП и хран щийс в нем символы совпадают, то изменени информации, считанной из строки, не происходит. На основании k информационных символов, хран щихс в регистре 21, блок 6 кодировани вырабатывает г проверочных символов, которые поступают на входы 17 накопител 2. После этого на шине 20 по вл етс сигнал разрешени записиThus, the k bits of the polled line are rewritten into register 12. At the same time, the charge address code enters the inputs of the decoder 6 of the bit address, at the intersection of which with the line is the polled EA. The signal from one of the excited buses 8 of the decoder 6, arriving at one of the control inputs of the first readout unit 25, causes the output 27 of information block 25 (O or 1) to be stored in the polled EA. This signal is modulo-two input to adder 10 and is compared with the signal set for recording in drive 1 on bus 22. If the compared signals are different, a single signal appears at the output of adder 10. This signal through the valve 9, the first input of which acts a single signal from the excited bus decoder 6, is fed to the input of the corresponding adder 11, i.e. the rank of the polled word is inverted. If the characters recorded in the EA and the symbols stored in it coincide, then the information read from the string does not change. Based on the k information symbols stored in register 21, coding unit 6 generates r check symbols, which are fed to inputs 17 of accumulator 2. A write enable signal appears on bus 20

0 информации в ЭП, наход щийс на пересечении выбранных строки и столбца накопител 1, а также г проверочных символов в выбранную строку накопител 2. На этом цикл записи окончен.0 information in the ES, located at the intersection of the selected row and column of drive 1, as well as r check characters in the selected row of drive 2. This completes the write cycle.

5 В режиме считывани в соответствии с кодом адреса опрашиваемой строки возбуждаетс одна из шин 3 дешифратора 4, и все ЭП этой строки подключаютс соответственно через основные 23 и дополнитель0 ные 24 выходные шины накопителей 1 и 2 к основному 25 и дополнительному 26 блокам считывани . По считанным k информационным символам, поступающим в регистр 12 (на шине 38 - нулевой сигнал), в блоке 165 In the read mode, in accordance with the address code of the polled line, one of the buses 3 of the decoder 4 is energized, and all the EMs of this line are connected via the main 23 and additional 24 output buses of drives 1 and 2 respectively to the main 25 and an additional 26 read blocks. Read the k information symbols received in the register 12 (on the bus 38 - zero signal), in block 16

5 кодировани вырабатываютс г новых проверочных символов, которые поступают на первые входы блока 29 и сравниваютс в нем поразр дно с проверочными символами , поступающими на входы 30 блока 29.The 5 coding codes are generated by the new check symbols, which arrive at the first inputs of the block 29 and are compared in it to the bits with the check symbols fed to the inputs 30 of the block 29.

0 Если в считанном кодовом слове (k + г h разр дов) нет ошибок, то синдром равен нулю, и на всех выходах 31 блока 29 будут уровни логического нул . В противном случае - синдром нулю не равен. Все разр ды0 If there are no errors in the read code word (k + r h bits), then the syndrome is zero, and at all outputs 31 of block 29 there will be logical zero levels. Otherwise - the syndrome is not equal to zero. All bits

5 синдрома поступают на первые входы соответствующих сумматоров по модулю два блока 32. На вторые входы одних из этих сумматоров поступает код адреса опрашиваемого из накопител 1 разр да(по шинам5 syndromes arrive at the first inputs of the corresponding adders modulo two blocks 32. The second inputs of one of these adders receive the address code of the respondent from the 1-bit accumulator (via buses

0 7), на другие входы других сумматоров блока 32 подаетс уровень логической единицы (это означает, что при числе разр дов в коде адреса опрашиваемого разр да I число проверочных разр дов корректирующего кода0 7), the level of the logical unit is supplied to the other inputs of the other adders of the block 32 (this means that when the number of bits in the code of the address of the polled digit is I, the number of check bits of the correction code

5 составл ет г I+2 разр дов).5 is g I + 2 bits).

При совпадении соответствующих разр дов не равного нулю синдрома с кодом адреса опрашиваемого разр да (при условии совпадени двух остальных символовIf the corresponding bits of the non-zero syndrome coincide with the address code of the polled digit (subject to the coincidence of the two remaining characters

0 сравниваемых слов) устанавливаетс факт наличи ошибки в опрашиваемом разр де. При этом на всех выходах 33 блока 32 будут единичные сигналы, такой же сигнал будет и на выходе элемента И 34, которые проин5 вертирует ошибочный символ, поступающий на первый вход сумматора 36 с выхода 37 блока 25 считывани . Если синдром на выходах 3.1 блока 29 (I его разр дов) не совпадает с I разр дами кода адреса опрашиваемого разр да, это означает, что либо0 compared words) establishes the fact of the presence of an error in the surveyed bit. In this case, on all outputs 33 of block 32 there will be single signals, the same signal will be on the output of the AND 34 element, which is projected by the 5 erroneous character that arrives at the first input of the adder 36 from the output 37 of the read block 25. If the output syndrome 3.1 of block 29 (its first bits) does not coincide with the first bits of the address code of the polled digit, this means that either

ошибок нет, либо ошибка возникла в другом разр де слова (предусматриваетс , что ошибки большей кратности не возникают).There are no errors, or the error occurred in another word class (it is stipulated that errors of greater multiplicity do not occur).

Рассмотрим дл примера запись и считывание слова А 1010 (в этом случае в строке располагаютс четыре символа, к 4), тогда 2, . Проверочна матрица корректирующего кода имеет вид 0102 1000Consider, for example, the writing and reading of the word A 1010 (in this case, four characters are located in a line, 4), then 2,. The check matrix of the correction code is 0102 1000

Н 0011 0100 11.11 0010 1111 0001H 0011 0100 11.11 0010 1111 0001

Предложим, что слово А ранее хранилось в опрашиваемой строке накопител -1. Производитс обращение к 2-й чейке (хранит 0) дл записи нулевого символа. При этом на выходе соответствующего сумматора 10 будет нулевой сигнал. В регистр 12 записываетс слово А без изменений. Блок 16 кодировани вырабатывает четыре проверочных символа в соответствии с проверочной матрицей: 0100. Слово П переписываетс в накопитель 1 (точнее, один из символов этого слова), проверочные символы - в накопитель 2.We suggest that the word A was previously stored in the polled line of drive -1. A call is made to the 2nd cell (stores 0) to write the null character. In this case, the output of the corresponding adder 10 will be a zero signal. Register 12 writes word A unchanged. Coding unit 16 generates four check symbols in accordance with the check matrix: 0100. The word P is rewritten into drive 1 (more precisely, one of the symbols of this word), the check symbols into drive 2.

Если производитс считывание этого же разр да (второго), а он стал ошибочным в силу отказа ЭП, считанное слово будет иметь вид: 1110. На основании этого блок 16 вырабатывает новые проверочные символы: 1111, поступающие на первые входы блока 30, на вторые входы которого поступают считанные из накопител символы 0100, сформированные в последнем цикле записи информации в данную строку. Сложение по модулю два соответствующих разр дов всех двух наборов проверочных разр дов позвол ет вычислить синдром сшибки 1011, который поступает на входы 31 сумматоров блока 32, На другие входы первых двух (I 2) сумматоров поступает код адреса опрашиваемого разр да (в данном случае 10), на входы других сумматоров - единичный сим-, вол. Вследствие этого нэ всех выходах бло-. ка32 устанавливаютс единичные символы, что позвол ет через элемент И 34 исправить ошибочный символ его инвертированием в сумматоре 36.If the same bit (second) is read, and it has become erroneous due to the ES failure, the word read will be: 1110. Based on this, block 16 generates new check symbols: 1111, arriving at the first inputs of block 30, at the second inputs which are read from the drive symbols 0100, formed in the last cycle of recording information in this line. Adding modulo two corresponding bits of all two sets of test bits allows to calculate the error syndrome 1011, which is fed to the inputs 31 of the adders of block 32, the other inputs of the first two (I 2) adders receive the address code of the polled digit (in this case 10 ), to the inputs of other adders - a single sym-, vol. As a result, there are no all block outlets. Kak32 sets single symbols, which allows And 34 to correct the erroneous symbol by inverting it in adder 36.

Таким образом, предлагаемое устройство выполн ет те же функции, что и известное: осуществл ет хранение информации с обнаружением и исправлением ошибок, причем без изменени быстродействи ЗУ. Однако сложность предлагаемого устройства снижаетс . В известном ЗУ идентификаци ошибок и ее коррекци осуществл етс гп сумматорами вычислени синдрома, блоком анализа отказов, k сумматорами по модулю два, и k управл ющими вентил ми. В предлагаемом устройстве к каждой строкеThus, the proposed device performs the same functions as the known one: it carries out information storage with error detection and correction, and without changing the speed of the memory device. However, the complexity of the proposed device is reduced. In the known memory, error identification and correction is performed by the rn adders of the syndrome calculation, the failure analysis unit, k modulo two adders, and k control gates. In the proposed device to each line

накопител 2 добавл етс по одной чейке (по сравнению с известным устройством, кроме того, идентификаци ошибки осуществл етс блоками вычислени синдрома иstorage unit 2 is added one by one (as compared with the known device, in addition, the identification of the error is carried out by the units for calculating the syndrome and

анализа из гп сумматоров по модулю два каждый (гп гп + 1), одним многовходовым вентилем, одним сумматором по модулю два и одним управл емым вентилем. Прин в , что один сумматор состоит из трех простейших логических элементов (реализуетс функци у 3132 + §132), 3 ЭП (в частности, дл статических ЗУ) состоит из четырех таких элементов, производ т расчеты аппаратурных затрат в указанных блоках обоихanalysis of two modulo gp adders each (two gp + 1), one multi-input valve, one modulo two adder, and one controllable valve. Having assumed that one adder consists of three simplest logical elements (function 3132 + §132 is implemented), 3 EPs (in particular, for static memories) consists of four such elements, hardware costs are calculated in the indicated blocks of both

устройств.devices.

Известное устройство: 3. гп вентилей - блок 15; k.rn вентилей - блок 26; 3. k вентилей-блок 23; k вентилей-блок 18, т.е. всего k(rn +h) + 3rn вентилей.The known device: 3. gp valves - block 15; k.rn valves - block 26; 3. k valve block 23; k valve block 18, i.e. total k (rn + h) + 3rn gates.

Предлагаемое устройство: 3(гп + 1) вентилей - в блоке 29; 3(гр + Т) вентилей - в блоке 32; один вентиль 34, один вентиль 37 и три вентил 36, т.е. всего, примерно 4 k + 6(гп + 1) + 5 вентилей, .The proposed device: 3 (gp + 1) valves - in block 29; 3 (gr + T) valves - in block 32; one valve 34, one valve 37 and three valves 36, i.e. in total, about 4 k + 6 (gp + 1) + 5 gates,.

Прин в, что дл кода Хемминга с d 3 необходимо rn Iog2 k +1 проверочных символов , сопоставл ют аппаратурные затраты в первом и втором случа х. При матричной организации накопител (k x k) k 21. Исход Having assumed that for a Hamming code with r 3 I need rn Iog2 k + 1 check symbols, the hardware costs in the first and second cases are compared. With matrix organization of the drive (k x k) k 21. Exodus

из этого, решаетс неравенствоfrom this, the inequality is solved

2(1 + 5) + 3(1 + 1) 4 -2 .+ 6(1 + 2) + 5. Решение показывает, что неравенство справедливо дл всех I 4, т.е. предлагаемое устройство проще по сравнению с известным дл информацирнной емкости кристалла равной или большей 1 Кбит. Снижение аппаратурных затрат позвол ет повысить общую надежность устройства. В этом заключаютс технико-экономические2 (1 + 5) + 3 (1 + 1) 4 -2. + 6 (1 + 2) + 5. The solution shows that the inequality holds for all I 4, i.e. The proposed device is simpler in comparison with the known capacity of a crystal of information equal to or greater than 1 Kbit. Reducing hardware costs improves the overall reliability of the device. This is the feasibility study

преимущества предлагаемого ЗУ перед известным .the advantages of the proposed memory over the known.

Claims

The invention is a self-monitoring storage device containing an error analysis block, main and additional memory blocks, the rows address addresses of which are connected respectively to the outputs of the row address decoder, the outputs of the main and

the additional memory blocks are connected to the information inputs of the main and additional read blocks, respectively, the information input of the main memory block is connected to the first

the input of the first modulo-two adder and is the information input of the device, the second input of the first modulo-two adder is connected to the first output of the main reading unit, the output of the first

adder modulo two connected to the first inputs of elements AND groups, the second inputs of which are connected to the corresponding outputs of the address address decoder, with the addresses of the addresses of the bits of the main memory block and connected respectively to the control inputs of the main readout block whose outputs are connected to the first inputs adders modulo two groups respectively, the second inputs of which are connected respectively to the outputs of the elements of the group, the outputs of modulo adders two groups are connected respectively to the information the inputs of the register, the outputs of which are connected to the inputs of the coding block, the outputs of which are connected to the information inputs of the additional memory block and the inputs of the first group of the syndrome calculator, the inputs of the second group of which are connected to the outputs of the additional read block, the control inputs of the main and additional memory blocks These are connected to the output of the control unit and to the control input of the information output unit, the information input

which is connected to the output of the second modulo-two adder, the first input of which is connected to the first output of the main readout unit, the inputs of the bit address decoder and the row address decoder are device address inputs, the control unit inputs are the first sample input and the first write enable input the devices, the third inputs of the elements AND groups are combined and are the second input of the recording resolution of the device, the recording input of the register is the recording input of the device, the output of the information output unit is an information output of the device, characterized in that, for the sake of simplification modulo, two second groups are combined and are the second input of the device sampling, the second inputs of modulators two of the first and second groups are connected respectively to the outputs of the syndrome calculator, the outputs of modulators the two first and second groups are connected to the inputs of the element I, the output of which is connected to the second input of the second modulo two.

M2b19

M2't