SU1075312A1

SU1075312A1 - Storage with error correction

Info

Publication number: SU1075312A1
Application number: SU823512013A
Authority: SU
Inventors: Иван Андреевич Дичка; Анатолий Григорьевич Забуранный; Виктор Иванович Корнейчук; Мария Николаевна Орлова; Вячеслав Павлович Палкин
Original assignee: Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date: 1982-11-17
Filing date: 1982-11-17
Publication date: 1984-02-23

Abstract

ЗАПОМИНАЮЩЕЕ -УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее первый и второй накопители, адресные входы которых подключены к выходам регистра адреса, выходы первого и второго накопителей подключены к первым входам соответственно первого и второго регистров, первые выходы которых подключены к входам соответствующих накопителей, вторые выходы первого и второго регистров подключены к первым входам соответственно первого и второго блоков сравнени , вторые входы которых подключены к выходам соответственно третьего и четвертого регистров, выходы первого и второго блоков сравнени подключены к первым входам соответственно первого и второго блоков элементов И, вторые входы которых подклюг чены к соответствующим выходам блока управ:пени , выходы первого и второго блоков элементов И подключены к вторым в содам соответственно первого и второго регистров, третьи выходы первого и второго регистров подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу п того регистра, второй вход н первый йыход п того регистра вл ютс соответственно информационными входом и выходом устройства, управл ющие входы регистра адреса, накопителей, первого и второго блоков элементов И и регистров подключены к соответствующим выходам блока управлени , отличающее- с тем, что, с целью повышени на (П дежности устройства путем обеспечени его работоспособности при возник-i новении отказов запоминающих элементов в одноименных разр дах чеек пам ти накопителей, оно содержит третий блок элементов И и элемент ИЛИ, входы которого подключены к выходам третьего блока элементов И, первый и второй входы третьего блока элементов И подключены к выходам соот .ветственно первого и второго блока сравнени , второй выход п того регистра подключен к четвертым входам первого и второго регистров, выход элемента ИЛИ подключен к п тому входу первого регистра, входы третьего и четвертого регистров подключены к выходам соответственно первого и второго накопителейSTORAGE - DEVICE WITH CORRECTION OF ERRORS, containing the first and second drives, the address inputs of which are connected to the outputs of the address register, the outputs of the first and second drives are connected to the first inputs of the first and second registers, the first outputs of which are connected to the inputs of the corresponding drives, the second outputs of the first and second registers The second registers are connected to the first inputs of the first and second comparison blocks, respectively, the second inputs of which are connected to the outputs of the third and fourth registers, respectively. The outputs of the first and second comparison blocks are connected to the first inputs of the first and second blocks of the And elements, the second inputs of which are connected to the corresponding outputs of the control block: interest, the outputs of the first and second blocks of the And elements are connected to the second in the soda, respectively, of the first and second registers , the third outputs of the first and second registers are connected to the inputs of the block of elements OR, the output of which is connected to the first input of the fifth register, the second input to the first exit of the fifth register are respectively The input and output of the device, the control inputs of the address register, the accumulators, the first and second blocks of the And elements and the registers are connected to the corresponding outputs of the control unit, which is so as to increase by (the reliability of the device -i update of failures of storage elements in the same digits of the memory cells of the drives, it contains the third block of AND elements and the OR element, whose inputs are connected to the outputs of the third block of AND elements, the first and second The inputs of the third block of elements I are connected to the outputs of the first and second comparison block respectively, the second output of the fifth register is connected to the fourth inputs of the first and second registers, the output of the OR element is connected to the fifth input of the first register, the inputs of the third and fourth registers are connected to outputs of the first and second drives respectively

Description

Изобретение относитс к устройст вам вычислительной техники и может найти применение в цифровых вычисли тельных машинах четвертого поколени Известно запоминакидее устройство , содержащее два адресных накопи . 1гел , соединенные с блоком декодировани , к которому подключен регистр слова, соединенный с адресными накопител ми, а адресные накопители - соответственно с двум буфер нъили регистрами Л , Данное устройство обладает низко устойчивостью к сбо м и отказам запоминагацих элементов-. Наиболее близким по технической сущности к изобретению вл етс запоминающее устройство, содержащее регистр адреса, соединен«ый с двум дешифраторами адреса, которые подключены к двум адресным накопител м соединенным с выходным регистром. К .накопител м подключены два основных регистра слова, соединенные со схемой равенства кодов, котора через схему И подключена к первому основн му регистру слова, и группой схем ИЛИ, подключенной к выходному регис ру, каждый из Основных регистров сл ва также св зан с одним из двух дополнительных регистров слова и с од ной из двух схем поразр дной провер ки, с которыми соединены и дополнительные регистры слова, а схемы поразр дной проверки через группы элементов И подключены к основнымрегистрам слова. Блок управлени св зан с регистром адреса, накопител ми основными регистрами слова, схемой И, дополнительными регистрами слова группами схем И и выходным регистром 2 . . Недостатком устройства вл етс его неработоспособность при возникновении отказов запоминающих элементов в одноименных разр дах чеек накопителей.. Целью изобретени вл етс повышение надежности устройства за счет обеспечени его работоспособности пр возникновении отказов запоминающих элементов в одноименных разр дах чеек накопител . Указанна цель достигаетс тем, что запоминающее устройство с коррекцией ошибок, содержащее первый и второй накопители, адресные входы которых подключены к выходам регистра адреса, выходы первого и второго накопителей подключены к первым рхрДс1М соответственно первого и второго регкстрор первые выходы которых подключены к входс м соответству ющих накопителей, вторые выходы первого и второго регистров подключены к первым входам соответственно первого и второго блоков сравнени , вто рые входы которых подключены к выходам соответственно третьего и четвертого регистров, выходы первого и второго блоков сравнени подключены к первым входс1М соответственно первого и второго блоков элементов И, . вторые входы которых подключены к соответствующим выходам блока управлени , вьлходы первого и второго блоков элементов И подключены к вторым входам соответственно первого и второго регистров, третьи выходы первого и второго регистров подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу п того регистра, второй вход и первый выход п того регистра вл ютс соответственно информационньми входом и выходом устройства, управл ющие входы регистра адреса, накопителей , Первого и второго блоков элементов И и регистров подключены к соответствующим выходам блока управлени , содержит третий блок элементов И и элемент ИЛИ, входы которого подключены к выходам третьего блока элементов И, первый и второй входы третьего блока элементов И подключены к выходам соответственно первого и второго блока сравнени , второй выход п того регистра подключен к четвертым входам первого и второго регистров, выход элемента ИЛИ подключен к п тому входу первого регистра, входы третьего и четвертого регистров подключены к выходам соответственно первого и второго накопителей. I На чертеже приведена блоксхема . запоминающего устройства, содержащего регистр 1 адреса, дешифраторы 2 и 3 адреса, накопители 4 и 5, регистры 6-9, блоки 10 и 11 сравнени , блоки 12-14 элементов И, элемент ИЛИ 15, блок 16 элементов ИЛИ-, регистр 17 и блок 18 управлени . В предлагаемом устройстве информаци одновременно записываетс (считываетс ) в оба накопител 4 и 5. Слово, подлежащее записи, находитс в выходном регистре 17. Содержимое одноименных чеек накопителей 4 и 5, в которые необходимо записать информацию, считываетс на регистры 6-9. Обратный код содержимого регистров 6 и 7 записываетс в те же чейки накопителей 4 и 5 и считываетс обратно на регистры 6 и 7. Коды с регистров 6 и 7, а также с регистров 8 и 9 поступают на блоки 10 и 11 сравнени , где определ ютс отказавшие разр ды Отказавшими будут разр ды, в которых пр мой и обратный коды (т.е. содержимое регистров 6 и 8, а также регистров 7 и 9) совпёшают. Блоки сравнени выдают единичные сигналы на тех выходных шинах, номера которых соответствуютThe invention relates to computer devices and can be used in fourth-generation digital computers. A device containing two address accumulators is known. 1GEL connected to the decoding unit, to which the word register connected to the address accumulators is connected, and the address accumulators - respectively with two buffer registers L, This device has a low resistance to faults and failures of memorized elements-. The closest in technical essence to the invention is a memory device containing an address register, connected to two address decoders, which are connected to two address accumulators connected to an output register. There are two main word registers connected to the accumulator, connected to the code equality scheme, which is connected to the first main register of the word through the AND scheme, and a group of OR schemes connected to the output register, each of the Main registers of the word also associated with one from two additional registers of the word and with one of two schemes of random testing, with which additional registers of the word are connected, and the schemes of random testing through groups of elements And are connected to the main registers of the word. The control unit is associated with the address register, the accumulators of the main word registers, the AND circuit, the additional registers of the word AND circuit groups and the output register 2. . The disadvantage of the device is its inoperability in case of failures of the storage elements in the same bits of the cells of the drives. The aim of the invention is to increase the reliability of the device by ensuring its operability in the event of failures of the memory elements in the same bits of the cells of the accumulator. This goal is achieved by the fact that the memory device with error correction, containing the first and second drives, whose address inputs are connected to the outputs of the address register, the outputs of the first and second drives are connected to the first РХРДс1М respectively of the first and second registers, the first outputs of which are connected to the inputs of the corresponding drives, the second outputs of the first and second registers are connected to the first inputs of the first and second comparison blocks, respectively, the second inputs of which are connected to the outputs of the corresponding enno third and fourth registers, the outputs of the first and second blocks are connected to the first comparator vhods1M respectively first and second block elements And. the second inputs of which are connected to the corresponding outputs of the control unit, the inputs of the first and second blocks of the AND elements are connected to the second inputs of the first and second registers, respectively; the third outputs of the first and second registers are connected to the inputs of the OR element block whose output is connected to the first input of the fifth register, the second input and the first output of the fifth register are, respectively, the information input and output of the device, the control inputs of the address register, the accumulators, the first and second blocks of the And and the reg lines connected to the corresponding outputs of the control unit, contains the third block of AND elements and the OR element, whose inputs are connected to the outputs of the third block of AND elements, the first and second inputs of the third block of AND elements are connected to the outputs of the first and second comparison block, respectively, the second output of the 5th register connected to the fourth inputs of the first and second registers, the output of the OR element is connected to the fifth input of the first register, the inputs of the third and fourth registers are connected to the outputs of the first and second respectively Pytel. I The drawing shows the block diagram. a memory device containing the address register 1, address decoders 2 and 3, drives 4 and 5, registers 6-9, comparison blocks 10 and 11, AND blocks 12-14, AND element 15, block OR elements 16, register 17 and control unit 18. In the proposed device, the information is simultaneously written (read) into both accumulators 4 and 5. The word to be written is in the output register 17. The contents of the same cells of the accumulators 4 and 5, into which the information is to be written, are read into registers 6-9. The reverse code for the contents of registers 6 and 7 is written into the same cells of accumulators 4 and 5 and read back to registers 6 and 7. Codes from registers 6 and 7, as well as registers 8 and 9, go to blocks 10 and 11 of the comparison, where they are defined failed bits The failed bits will be bits in which the forward and reverse codes (i.e., the contents of registers 6 and 8, as well as registers 7 and 9) match. Comparison units emit single signals on those output buses whose numbers correspond to

HONiepciM отказавших разр дов. Сигналы с выходов блоков 10 и 11 поступают на входы блока 14 элементов И, одновременно информаци с регистра 17 переписываетс в регистры 6 и 7. Блок 14 представл ет собой совокупкость двухвхрдовых элементов И, ко входам которых подключены одноименные выходы блоков сравнени . Срабатывание элементов И означает, что отказали одноименные запоминающие элементы чеек накопителей 4 и 5. Если сработает хот бы один элемент И, то на выходе элемента ИЛИ 15 по витс единичный сигнал, по которому содержимое регистра б циклически сдвигаетс на один разр д влево. Если имеют место отказы в разноименных разр дах чеек (не срабатывает ни один элемент И), то сдвиг содержимого регистра 6 не осуществл етс . HONiepciM failed bits. The signals from the outputs of the blocks 10 and 11 are fed to the inputs of the block 14 of the elements AND, at the same time the information from the register 17 is written into registers 6 and 7. The block 14 is a combination of two blocks of AND, to the inputs of which the like outputs of the comparison blocks are connected. The operation of the elements And means that the storage elements of the same name of the cells 4 and 5 failed. If at least one AND element is triggered, a single signal is output at the output of the OR 15 element, by which the contents of the register b are cyclically shifted one bit to the left. If there are failures in opposite bits of cells (no AND element is triggered), then the contents of register 6 are not shifted.

Затем по сигналу блока 18 управлени информаци с регистров б и 7 записываетс в накопители 4 и 5 соответственно по заданному адресу. На этом цикл записи оканчиваетс . Then, according to the signal of the control unit 18, the information from the registers b and 7 is recorded in the accumulators 4 and 5, respectively, at the specified address. At this point, the write cycle ends.

При чтении считанные по запрашиваемому адресу слова подаютс на регистры 6-9. В те же чейки накопителей 4 и 5 производитс запись обратных кодов с регистров 6 и 7 и последующее считывание этих кодов на эти же регистры. Коды с регистров 6 и 7, а также с регистров 8 и 9 поступают на блоки 10 и 11 сравнени При несовпадении пр мого и обратного кодов одноименных разр дов блоки 10 и 11 через блоки 12 и 13 элементов И по сигналу от блока 18 формируют разрешающие сигналы соответственно на регистры б и 7 на выдачу через блок 16 элементов ИЛИ содержимого только этих разр дов. Выдача содержимого разр дов регистров б и 7 происходит в обратном коде. Если имеют место отказы в одноименныхWhen reading, the words read at the requested address are sent to registers 6-9. In the same cells of drives 4 and 5, the reverse codes are recorded from registers 6 and 7 and the subsequent reading of these codes into the same registers. Codes from registers 6 and 7, as well as from registers 8 and 9, arrive at blocks 10 and 11 of the comparison. If the forward and reverse codes of the same-bit bits do not match, blocks 10 and 11 through blocks 12 and 13 of the elements AND form a signal from block 18 to form the enable signals respectively for registers b and 7 for issuing through block 16 elements OR the contents of only these bits. The issuance of the contents of bits of registers b and 7 occurs in the reverse code. If there are failures in the same

разр дах (т.е. на выходе элемента ИЛИ 15 по вл етс управл ющий сигнал ) , то выдача содержимого регистра 6 производитс с циклическим сдвигом на один разр д вправо.bit (i.e., a control signal appears at the output of the element OR 15), then the contents of the register 6 are output with a cyclic shift of one bit to the right.

Пример. Допустим в некоторую чейку накопител .5 было записано слово 10011101, а в одноименную чейку накопител 4 то же слово, но с циклическим сдвигом на один разр д влево, .т.е. 00111011, поскольку при записи имели место отказы в одноименных разр дах.Example. Suppose the word 10011101 was written into a certain cell of the accumulator .5, and the same word, but with a cyclic shift of one bit to the left, i.e. 00111011, since during recording there were failures in the same-named bits.

При считывании информации на регистры б и 8 поступает 2P111111, на регистры 7 и 9 - lOOQlfiOl.-, Происходит запись обратных кодов содержимого регистров б и 7 в накопители и последун цее их считывание .на эти же регистры. При этом на регистр б поступит (ii0001 Об, а на регистр 7 011QLOQ .10. Блок 10 сравнени разрешает выдачу в обратном коде - информацию 2-8 разр дов, т.е.When reading information on registers b and 8, 2P111111 arrives, on registers 7 and 9 - lOOQlfiOl.-, the reverse codes for the contents of registers b and 7 are written to the accumulators and the last read them to the same registers. In this case, the register B will be received (ii0001 OB, and the register 7 011QLOQ .10. Comparison unit 10 allows the output in the reverse code - information of 2-8 bits, i.e.

.0111.11.0111.11

(точками отмечены, разр ды слова, выдача которых блокируетс ), а блок сравнени 11 - 1,2,3.5,7,8 разр дов, т.е.(dots are marked, word bits, the output of which is blocked), and the compare block 11 is 1,2,3.5,7,8 bits, i.e.

. 100.1.01. 100.1.01

В блоке 14 элементов И срабатывает шестой элемент И, поэтому выдача содержимого регистра б осуществл етс с циклическим сдвигом вправо на один разр д, т.е.In block 14 of the AND elements, the sixth AND element is triggered, therefore, the contents of the register b are output with a cyclic right shift by one bit, i.e.

1.0111.11.0111.1

На выходе блока 16 элементов ИЛИ будет код 100011101,который поступает на регистр 17.At the output of the block 16 elements OR there will be a code 100011101, which goes to register 17.

Изобретение позвол ет обеспечить работоспособность запоминающего устройства при по влении ошибки в одноименных разр дах чеек накопителей что повышает его надежность.The invention makes it possible to ensure the operability of the storage device when an error occurs in the same bits of the drive cells, which increases its reliability.

OmILOmil

ОтйOti

Claims

MEMORY-DEVICE WITH CORRECTION OF ERRORS, containing the first and second drives, the address inputs of which are connected to the outputs of the address register, the outputs of the first and second drives are connected to the first inputs of the first and second registers, the first outputs of which are connected to the inputs of the corresponding drives, the second outputs of the first and the second registers are connected to the first inputs of the first and second comparison blocks, respectively, the second inputs of which are connected to the outputs of the third and fourth registers, respectively the odes of the first and second comparison blocks are connected to the first inputs of the first and second blocks of AND elements, respectively, the second inputs of which are connected to the corresponding outputs of the control unit, the outputs of the first and second blocks of AND elements are connected to the second inputs of the first and second registers, respectively, the third outputs of the first and the second registers are connected to the inputs of the block of elements OR, the output of which is connected to the first input of the fifth register, the second input and the first output of the fifth register are respectively information inputs the house and the output of the device, the control inputs of the address register, drives, the first and second blocks of AND elements and registers are connected to the corresponding outputs of the control unit, characterized in that, in order to increase the reliability of the device by ensuring its operability in the event of failure of memory elements in the same category memory cells, it contains the third block of AND elements and the OR element, whose inputs are connected to the outputs of the third block of AND elements, the first and second inputs of the third block element And are connected to the outputs of the first and second comparison blocks, the second output of the fifth register is connected to the fourth inputs of the first and second registers, the output of the OR element is connected to the fifth input of the first register, the inputs of the third and fourth registers are connected to the outputs of the first and second drives

SU. „, 1075312