Claims (1)
подключены к одним из входов вторТ5й группы элементов ИЛИ, вторые входы и выходы второго регистра числа соединены соответственно с выходом блока местного управлени и первым входом блока контрол , второй вход которого соединен с выходом третьего регистра числа, один из выходов блока управлени подключен к управл ющим входам накопител , первого и второго регистров адреса, счетчика адресов, первого, второго и третьего регистров числа, блока контрол и блока местного управлени , входы четвертого регистра числа подключены соответственно к выходам накопител и первого коммутатора, а выходы - к другим входам элементов второй группы и первому входу второго коммутатора, выход которого подключен к первому входу первого коммутатора , вторые и третий входы первого и второго коммутатора соединены соответственно с первыми выходами блока накопител и счетчика разр дов, вто396 рые входы которых подключены соответственно ко входам счетчика разр дов и блока управлени , управл ющие входы четвертого регистра числа и коммутато ров соединены с другими выходами блок управлени , В этом устройстве отказавшие разр ды основных чеек подмен ютс разр да ми чеек накопител , причем, если.резервные чейки имеют отказавшие разр ды , то они пропускаютс и не участвуют в подмене отказавших разр дов ос новных чеек 13, Недостатком этого устройства вл етс невысока надежность, поскольку установление соответстви между отказавшими разр дами основных чеек и разр дами резервных чеек производитс при записи массива данных в накопитель . Если же после записи в основных или резервных чейках накопител возникнут дополнительные отказавшие разр ды, то поскольку этот момент не фиксируетс , весь дальнейший пор док подмены нарушаетс и наступает отказ всего устройства. Цель изобретени - повышение надеж ности устройства за счет сохранени работоспособности при возникновении дополнительных отказов в основных и резервных чейках после записи массива данных в накопитель. Поставленна цель достигаетс тем, что в запоминающее устройство введены схема сравнени и блок свертки по модулю два, первый вход которого соединен с выходом первого регистра адреса а выходы подключены к одним из входов четвертого регистра числа и первому входу схемы сравнени , второй вход которой соединен с одними из выходов четвертого регистра числа, второй вход блока свертки по модулю два и третий вход схемы сравнени подключены к одному из выходов блока управлени , один из входов которого соединен с выходом блока контрол , выход схемы сравнени вл етс одним из управл ющих выходов устройства. На чертеже представлена структурна схема предлагаемого устройства. Устройство содержит накопитель 1, первую группу элементов ИЛИ 2, первый регистр 3 адреса, имеющий вход , второй регистр 5 адреса, счетчик 6 адресов , блок 7 местного управлени , блок 8 управлени . К выходам накопител 1 подключены один из входов первого регистра 9 числа, второго регистра 10 числа, вход третьего регистра 11 числа и один из входов четвертого регистра 12 числа. Устройство содержит также вторую группу элементов ИЛИ 13, блок 1A контрол , первый 15 и второй 1б коммутаторы, счетчик 17 разр дов, регистр 18 резервных чеек, блок 19 свертки по модулю два и схему 20 сравнени . Устройство работает следующим образом . Дл каждого линейного участка массива данных, которые записываютс и считываютс последовательно, выдел етс последовательность резервных чеек накопител 1, В счетчик 6 при этом записываетс адрес первой резервной чейки , а со входа регистра 3 поступает адрес первой основной . чейки записываемого или считываемого массива. Счетчик 17 разр дов в исходном сое-, то нии обнулен. В режиме записи данных сначала осуществл етс контроль исправности разр дов резервной чейки. Адрес резервной чейки из счетчика 6 передаетс через регистр 5 и элементы ИЛИ 2 на . вход накопител 1, Производитс считываже содержимого резервной чейки в регистр 10, затем осуществл етс запись-считывание обратного кода содержимого резервной чейки в регистр 11. Содержимое регистров 10 и 11 подаетс на блок 14 контрол . Если отказавших разр дов в чейке нет, то регистр 18 и счетчик 17 остаютс в нулевом состо нии . При наличии отказавших разр дов в соответствующие им разр ды регистра 18 записываетс 1, в счетчик 17 записываетс количество отказавших разр дов , а в маркерный разр д резервной чейки накопител с помощью блока 14 контрол через резистр 10 заноситс 1, Далее производитс запись массива данных. Данные поступают в регистр 9. Адрес первого слова данных, наход щийс в регистре 3, через элементы ИЛИ 2 подаетс на вход накопител 1. Обратный код первого слова из регистра 9 через элементы ИЛИ 13 записываетс в основную чейку накопител , затем содержимое этой чейки считываетс в регистр 11 и осуществл етс запись-считывание пр мого кода того же слова в регистр 10. Пр мой и обратный коды слова ере-, гистров 10 и 11 соответственно поступают в блок 14 контрол . Если блок 14 контрол не обнаруживает в чейке отказавшие разр ды, то в регистр 3 со входа 4 поступает следующий адрес и аналогично производитс запись второго слова в основную чейку накопител 1, Если же в основной чейке есть отказавшие разр ды, то блок k контрол , счетчик 17 разр дов и регистр 18 выдают на коммутатор 15 сигналы, по которым из регистра 9 в младшие разр ды регистра 12 передаютс разр ды слова, соответствующие отказавшим разр дам основной чейки, причем в разр ды регистра 12, соответствующие 1 регистра 18 (т. е. отказавшим разр дам резервной чейки) запись не производитс , эти разр ды пропускаютс и не используютс . Одновременно с этим по сигналу от блока 1 контрол блок 8 управлени выдает управл ющие сигналы, по которым содержимое регистра 3 поступает на блок 19 свертки по модулю два, где формируетс значение контрольного раз р да адреса основной чейки, имекхцей отказавшие разр ды. Затем это значение заноситс в один из двух разр дов регистра 12, специально отведенных дл этой цели. Кроме того, с блока 1А контрол в счетчик 17 записываетс код, соответствующий количеству отказавших разр дов основной чейки. Из блока 8 управ лени в блок 7 местного управлени по ступает сигнал, по которому в маркерный разр д основной чейки через регистр 10 записываетс 1. Аналогично производитс запись в следующую основ ную, чейку, имеющую отказавшие разр ды- , только соответствующие отказавшим разр дам чейки, разр ды регистра 9 занос тс в следующие свободные разр ды регистра 12 (с пропуском разр дов, соответствующих отказавшим разр дам резервной чейки). После того, как вс разр ды регистра 12 используютс , сче тчик 17 выдает сигнал заполнени в блок 8 управлени . В этот момент в ре гистре 3 находитс адрес той основной чейки, при определении отказавших ра зр дов которой происходит заполнение счетчика 17. По сигналу от блока 8 управлени этот адрес подаетс на блок 19 свертки по модулю два, где формируетс значение следующего контрольного разр да. Это значение заноситс во второй контрольный разр д ре гистра 12. Таким образом, в двух конт рольных разр дах регистра 12 записываютс результаты свертки по модулю 96 6 два адресов первой и последней основных чеек, имеющих отказавшие разр ды , истинные значени которых хран т- . с в одной резервной чейке. Затем адрес резервной чейки из регистра адреса 5 через элементы ИЛИ 2 поступает на вход накопител 1, а содержимое регистра 12 через элементы ИЛИ 13 заноситс в резервную чейку. После этого по сигналу из блока 8 управлени в счетчике 6 формируетс адрес следующей резервной чейки. Чтение информации производитс следующим образом. В регистр адреса 3 подаетс адрес первой основной чейки считываемого массива данных, а в счетчике 6 формируетс адрес первой резервной чейки массива. Счетчик 17 при этом находитс в нулевом состо нии. По сигналу из блока 8 управлени производитс передача содержимого счетчика 6 через регистр 5 и элементы ИЛИ 2 на вход накопител 1. По этому адресу из резервной чейки считываетс слово в регистры 10 и 12. Если в маркерном разр де резервной чейки код 1, то осуществл етс запись-чтение обратного кода слова в регистр 11. Содержимое регистров 10 и 11 подаетс в блок I контрол . По сигналам от блока I контрол занос тс 1 в разр ды регистра 18, соответствующие отказавшим разр дам данной резервной чейки, а в сметчик 17 записываетс количество этих разр дов. Если же в маркерном разр де резервной чейки код О, то записьчтение обратного кода не производитс , а счетчик 17 и разр ды регистра 18 остаютс в нулевом состо нии. Затем из регистра 3, в накопитель 1 постугГает адрес первой основной чейки считываемого массива данных и производитс считывание слова из накопител в регистры 9 и 10. Если в маркерном разр де основной чейки код О, следовательно в ней нет отказавших разр дов и слово из регистра 9 поступает на выход. Если же в маркерном разр де основной чейки код 1, то производитс запись-чтение обратного кода слова в регистр 11, Содержимое регистров Ю 4 11 подаетс в блок It контрол . По сигналу блока 1 t контрол блок 8 управлени формирует управл ющие сигналы, которые поступают в регистр 3, регистр 12, блок 19 свертки по модулю два и схему 20 сравнени . .В этот момент на регистре 3 находитс адрес той основной чейки, котора первой использует дл подмены своих отказавших разр дов, разр ды резервной чейки, наход щиес в регистре 12 По этим сигналам указанный адрес сво- s рачиваетс по модулю два блоком 19, и результат свертки подаетс на один вход схемы 20 сравнени . На другой вход схемы 20 по сигналу блока 8 управлени поступает первый контрольный 10 разр д из регистра 12, формируемый на этапе записи и хран щийс в данной резервной чейке. Если сравнени не происходит, то в общем случае это означает , что з основных чейках, имею- t5 щих отказавшие разр ды, или в резервных чейках, на которых чтение производитс раньше, до обращени к данной основной чейке, после записи массива данных в накопитель возникают отказы, 20 и пор док подмены отказавших разр дов основных чеек нарушаетс . Схема 20 сравнени выдает сигнал ошибки, который поступает в процессор (не показан) и производитс перезапись всего мае- 25 сива данных. При совпадении входных сигналов сигнал на выходе схемы 20 отсутствует. При этом по сигналам .лока Ik контрол , регистра 18 и счетчика 17 через зо коммутатор 16 младшие разр ды регистра 12 передаютс в регистр 9, причем разр ды регистра 12, соответствующие разр дам регистра 18, наход щимс в единичном состо нии, пропускаютс . 0т казавшие разр ды основной чейки, таким образом, подмен ютс разр дами ре зервной чей1 1. Затем сформированное слово из регистра 9 поступает на выход , В счетчик 17 записываетс код, соответствующий количеству использованных разр дов регистра 12. Аналогич ный процесс продолжаетс до использовани всех разр дов регистра 12, на что указывает соответствующее состо ние счетчика 17 разр дов. Сигнал со счетчика 17 поступает на блок 8 управ лени , который выдает управл)дющие сиг налы на регистр 3, регистр 12, блок 19 и схему 20 сравнени . В это врем на регистре 3 находитс адрес той основной чейки, при подмене неиеправных разр дов которой полностью задействуютс разр ды регистра 12 и происходит заполнение счетчика 17. Адрес основной чейки-из регистра 3 поступает в блок 19 свертки по модулю два, а затем на один из входов 9631 98 схемы 20 сравнени . На другой вход схемы 20 сравнени поступает второй контрольный разр д из регистра 12, Если сравнение происходит, то сигнал на выходе схемы 20 отсутствует, счетчик 6 адреса по сигналам блока 8 управлени формирует адрес следующей резервной чейки, содержимое резервной чейки считываетс на регистр 12, и аналогично продолжаетс процесс считывани массива данных с подменой отказавших разр дов. Если же сравнени не происход т, на выходе схемы 20 сравнени по вл етс сигнал, который выдаетс в процессор и используетс дл перезаписи всего массива данных. Преимущество предлагаемого устройства заключаетс в том, что при считывании данных в течение времени использовани разр дов одной резервной чейки дл подмены отказавших разр дов основных чеек, дважды контролируетс правильность подмены отказавших разр дов и путем перезаписи исключаетс вли ние отказов в разр дах основных и резервных чеек, возникающих после записи данных в накопитель. Это повышает надежность устройства. Формула изобретени Запоминающее устройство с самоконтролем по авт. сВо № 883975, отличающеес тем, что, с целью повышени надежности устройства, в него введены схема сравнени и блок свертки по модулю два, первый вход которого соединен с выходом первого регистра адреса, а выходы поключены к одним из; ВХОДОВ четвертого регистра числа и первому входу схемы сравнени , второй вход которой соединен с одними из выходов четвертого регистра числа, второй вход блока свертки по модулю два и третий вход схемы сравнени подключены к одному из выходов блока управлени , один из входов которого соединен с выходом блока контрол , выход схемы сравнени вл етс одним из управл ющих выходов устройства. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 883975, кл. G П С 29/00, 1979 (прототип ) .connected to one of the inputs of the second group of OR elements, the second inputs and outputs of the second number register are connected respectively to the output of the local control unit and the first input of the control unit, the second input of which is connected to the output of the third number register, one of the outputs of the control unit is connected to the control inputs accumulator, first and second address registers, address counter, first, second and third number registers, control unit and local control unit, inputs of the fourth number register are connected respectively the accumulator and the first switch outputs, and the outputs to other inputs of elements of the second group and the first input of the second switch, the output of which is connected to the first input of the first switch, the second and third inputs of the first and second switch are connected respectively to the first outputs of the accumulator and bit counter, the second 396 ry inputs of which are connected respectively to the inputs of the bit counter and the control unit, the control inputs of the fourth number register and switches are connected to other outputs of the control unit, Failure bits of the main cells are replaced by the bits of the accumulator cells, and if the backup cells have failed bits, they are skipped and do not participate in replacing the failed bits of the main cells 13. The disadvantage of this device is low reliability, because The establishment of a correspondence between the failed bits of the main cells and the bits of the backup cells is performed when writing the data array to the drive. If, after writing to the main or backup cells of the accumulator, additional failed bits appear, then since this moment is not fixed, the whole further order of substitution is disturbed and the entire device fails. The purpose of the invention is to increase the reliability of the device by maintaining operability in the event of additional failures in the main and backup cells after writing the data array to the drive. The goal is achieved by introducing a comparison circuit and a modulo convolution block into the memory device, the first input of which is connected to the output of the first address register and the outputs connected to one of the inputs of the fourth number register and the first input of the comparison circuit, the second input of which is connected to one from the outputs of the fourth register of the number, the second input of the convolution unit modulo two and the third input of the comparison circuit are connected to one of the outputs of the control unit, one of the inputs of which is connected to the output of the control unit, the output c emy comparison is one of the actuating device outputs. The drawing shows a block diagram of the proposed device. The device contains a drive 1, the first group of elements OR 2, the first address register 3 having an input, the second address register 5, the address counter 6, the local control unit 7, the control unit 8. The outputs of the drive 1 is connected to one of the inputs of the first register number 9, the second register number 10, the input of the third register number 11 and one of the inputs of the fourth register number 12. The device also contains the second group of elements OR 13, the control unit 1A, the first 15 and second 1b switches, the counter 17 bits, the register 18 of the backup cells, the convolution unit 19 modulo two and the comparison circuit 20. The device works as follows. For each linear portion of the data array, which are written and read sequentially, the sequence of backup cells of drive 1 is allocated, the counter 6 records the address of the first backup cell, and the input of the first main entry from register 3. writeable or readable array cells. The counter 17 bits in the original connection is then reset. In the data recording mode, first, the health of the spare cell bits is monitored. The address of the backup cell from counter 6 is transmitted through register 5 and the elements OR 2 on. the accumulator 1 is input. The contents of the backup cell are read into register 10, then the read-back code of the contents of the reserve cell is recorded into register 11. The contents of registers 10 and 11 are fed to control unit 14. If there are no failed bits in the cell, then the register 18 and the counter 17 remain in the zero state. If there are failed bits, the corresponding bits of the register 18 are recorded 1, the number of failed bits is written into counter 17, and the marker cell of the reserve cell of the storage unit is entered by means of the control unit 14 through resistor 10, then the data array is written. The data enters the register 9. The address of the first data word, which is in register 3, is input to the accumulator 1 through the elements OR 2. The register 11 and the readout code of the direct code of the same word are written to the register 10. The forward and reverse codes of the word Hera-, the histories 10 and 11, respectively, enter control unit 14. If the control unit 14 does not detect the failed bits in the cell, then the following address is entered into register 3 from input 4 and the second word is written to the main cell of accumulator 1 in the same way. If there are failed bits in the main cell, then the control unit k, the counter 17 bits and register 18 send signals to switch 15, which send word bits from register 9 to lower bits of register 12 corresponding to the failed bits of the main cell, and to register bits 12, the corresponding 1 register 18 (i.e. Failing grants Backing cell) recording is not performed, these bits are omitted and not used. At the same time, the control unit 8 generates control signals by the signal from control unit 1, by which the contents of register 3 are fed to convolution unit 19 modulo two, where the control address value of the main cell and the failed bits are generated. This value is then entered into one of the two bits of the register 12, specially allocated for this purpose. In addition, from block 1A of control, counter 17 records the code corresponding to the number of failed bits of the main cell. From control block 8, a signal is sent to block 7 of the local control, by which register 1 is recorded in the marker bit of the main cell 1. Likewise, the corresponding main cell with the failed bits is written to the next main cell. , bits of register 9 are entered into the next free bits of register 12 (with the bits of the bits corresponding to the failed bits of the backup cell being skipped). After all bits of the register 12 are used, the counter 17 issues a filling signal to the control unit 8. At this moment in the register 3, the address of the main cell is found, when determining the failed bits of which the counter 17 is filled. By a signal from the control unit 8, this address is fed to the convolution unit 19 modulo two, where the value of the next check bit is formed. This value is entered into the second check digit of register 12. Thus, in two control bits of register 12, the results of convolution modulo 96 6 are recorded two addresses of the first and last main cells having failed bits, the true values of which are stored. with in one backup cell. Then the address of the backup cell from the register of address 5 through the elements OR 2 is fed to the input of the accumulator 1, and the contents of the register 12 through the elements OR 13 are entered into the reserve cell. After that, the signal from block 8 of control in counter 6 generates the address of the next backup cell. The information is read as follows. In the address register 3, the address of the first main cell of the read data array is supplied, and in counter 6 the address of the first backup cell of the array is formed. The counter 17 is in the zero state. The signal from control unit 8 transmits the contents of counter 6 through register 5 and the elements OR 2 to the input of accumulator 1. At this address, the word from registers 10 and 12 is read from the backup cell. If the code 1 in the marker discharge of the backup cell, then write-read the return code of the word in register 11. The contents of registers 10 and 11 are fed to block I of the control. The signals from the I control unit add 1 to the bits of register 18 corresponding to the failed bits of this backup cell, and the number 17 of these bits is written to the estimator 17. If, however, the O code is in the marker discharge of the backup cell, then the return code is not read, and the counter 17 and register bits 18 remain in the zero state. Then from register 3, to drive 1, the address of the first main cell of the read data array is scared and the word from the accumulator is read into registers 9 and 10. If the marker cell has the O code in the marker cell, then there are no failed bits and the word from the register 9 arrives at the exit. If, in the marker position of the main cell, code 1, the read-back code of the word is written to register 11, and the contents of registers 10 11 are fed to the control block It. According to the signal of the control unit 1 t, the control unit 8 generates the control signals that are fed to the register 3, the register 12, the convolution unit 19 modulo two and the comparison circuit 20. At this moment, register 3 contains the address of the main cell that first uses to replace its failed bits, the reserve cell bits located in register 12. By these signals, the specified address is converted modulo two by block 19, and the result convolutions are fed to one input of comparison circuit 20. At the other input of the circuit 20, according to the signal of the control unit 8, the first control 10 bit from the register 12 is generated, which is formed at the recording stage and is stored in this backup cell. If the comparison does not take place, then in general this means that in the main cells that have t5 failed bits, or in the backup cells on which reading is performed earlier, before accessing this main cell, after writing the data array to the drive, failures, 20, and the order of replacing failed bits of the main cells is violated. Comparison circuit 20 generates an error signal, which is fed to a processor (not shown), and all data is overwritten. When the input signals coincide, the signal at the output of circuit 20 is absent. At the same time, the signals of the block Ik control, register 18 and counter 17 are transmitted through the switch 16 to lower bits of register 12 are transferred to register 9, and bits of register 12 corresponding to bits of register 18 being in the unit state are passed. The zero bits of the main cell are thus replaced by the bits of the backup cell 1 1. Then the generated word from register 9 goes to the output. Counter 17 records the code corresponding to the number of register bits 12 used. A similar process continues until all of them are used. register bits 12, as indicated by the corresponding state of the counter 17 bits. The signal from counter 17 is fed to control unit 8, which outputs control signals to register 3, register 12, block 19 and comparison circuit 20. At this time, the register 3 contains the address of the main cell, when replacing the wrong digits of which the register 12 bits are fully activated and the counter 17 is filled. The address of the main cell — from register 3 — enters the convolution unit 19 modulo two, and then from inputs 9631 98 of comparison circuit 20. The second control bit from register 12 arrives at the other input of the comparison circuit 20. If a comparison occurs, then the output signal of the circuit 20 is absent, the address counter 6 signals the control unit 8 to generate the address of the next backup cell, the contents of the backup cell are read to register 12, similarly, the process of reading the data array continues with the substitution of the failed bits. If the comparison does not occur, a signal appears at the output of the comparison circuit 20, which is output to the processor and used to overwrite the entire data array. The advantage of the proposed device is that when reading data during the time of using the bits of one spare cell for replacing the failed bits of the main cells, the correctness of replacing the failed bits is double checked and the effect of failures in the bits of the main and backup cells is eliminated arising after writing data to the drive. This increases the reliability of the device. The invention of the storage device with self-control auth. No. 883975, characterized in that, in order to improve the reliability of the device, a comparison circuit and a convolution unit modulo two are entered into it, the first input of which is connected to the output of the first address register, and the outputs are connected to one of the; INPUTS of the fourth register of the number and the first input of the comparison circuit, the second input of which is connected to one of the outputs of the fourth register of the number, the second input of the convolution unit modulo two and the third input of the comparison circuit are connected to one of the outputs of the control unit, one of the inputs of which is connected to the output of the block control, the output of the comparison circuit is one of the control outputs of the device. Sources of information taken into account during the examination 1. USSR Author's Certificate No. 883975, cl. G P C 29/00, 1979 (prototype).
I tI t
t Тt T