Claims (2)
Поставленна цель достигаетс тем, что запоминающее устройство с самоконтролем содержит последовательно соединенные регистр адреса и дешифратор, выходы дешифратора подключены к входам блока матричных накопителей рперативной и посто нной пам ти, входы-выходы матрич ных накопителей оперативной пам ти соединены с входами-выходами усилителей записи-считывани , выходы матричного накопител посто нной пам ти соединены с входами усилителей считывани , входы-выходы усилителей считывани подключены к входам регистра слова, выходы усилителей считывани соединены с входами регистра контрольного кода, выходы регистра слова и регистра контрольного кода сбединень с входами блока контрол , в него введены элемент И, узел блокировки, блок определени неисправной комбинации, регистры неисправного кода, первые входы которых подключены к выходу блока кон рол , вторые - к выходу регистра ад реса и соответствующему входу блока контрол . Выходы регистров неисправ ного кода соединены с входами блока определени неисправной комбинации, выход которой соединен с третьим вх дом одного из регистров неисправного кода и входом узла блокировки, первый и второй входы элементов И соединены соответственно с выходом узла блокировки и выходом регис ра слова. Блок определени неисправной ком бинации содержит элемент сравнени , первый, второй и третий регистры, вход третьего регистра подключен к одному из входов элемента сравнени другие входы которого вл ютс входами блока, выходы элемента сравнени подключены к входам соответствующих регистров, выход третьего регистра вл етс выходом блока. На фиг. 1 представлена структурна схема устройства; на фиг. 2 блок определени неисправной комбинации . Устройство содержит регистр 1 адреса, дешифратор 2 адреса, блок 3 матричных накопителей оперативной пам Ти, блок Ц матричных накопителе посто нной пам ти, хран щий контрольный код адреса соответствующих чеек, усилители 5 считывани -записи , усилители 6 считывани , регистр 7 слова, регистр 8 контрольного кода , фиксирующий контрольные разр ды 9 4 адреса, сопровождающие каждое слово информации, первый и второй регистры 9 и 10 неисправного кода, блок 11 контрол , блок 12 определени неисправной комбинации, узел 13 блокировки обращени и элемент И . Запоминающее устройство подключаетс к внешним абонентам с помощью следующих шин: 15 - входные шины адреса; 16 - входные шины слова; 17 - шина сигнала ошибки; 18 - шины кода блокировки неисправного адреса; 19 выходные шины слова. Регистр 1 адреса подключаетс к дешифратору 2, выходы которого соединены с входными адресными шинами блока 3 запоминающих матриц, регистр 7 слова подключен к усилител м 5 считывани -записи , а выход регистра 7 соединен со входом блока 11 контрол . Входы регистров 9 и 10 соединены с выходом регистра 1 адреса, а выходы регистров 9 и 10 подключены к входам блока 12 определени неисправной ком-бинации , выход узла 13 блокировки обращени выдает на схему И Н код адреса неисправной комбинации. Блок 3 и секции k управл ютс общим дешифратором 2 адреса. При обращении по любому адресу следует обращение в блок 3 (дл чтени или записи информации) и секцию k (только дл чтени хран щейс информации). Секци используетс дл хранени контрольного кода адреса чейки, в которую следует обращению. Блок 12 определени неисправной комбинации содержит элемент 20 сравнени , первый регистр 21 (кода сравнившихс разр дов), второй регистр 22 (признаков сравнени разр дов), блок 23 выдачи кода. Устройство работает в режимах записи и чтени информации как обычное оперативное запоминающее устройство . При записи информации в оперативное запоминающее устройство адрес чейки, наход щийс на входных шинах 15 адреса и записываемое слово, наход щеес на входных шинах 16 слова, поступают соответственно на регистр 1 адреса и регистр 7 слова. Поступивший адрес через дешифратор 2 адреса выбирает необходимую чейку блока 3 и через усилители 5 считывани -записи и блок 3 записываетс состо ние регистра 7. Одновременно по адресу, зафиксированному на регистре 1, через дешифратор 2 из блока k матричных накопителей посто нной пам ти на регистр 8 выбираетс контрольный код адреса. Адрес с регистра 1 адреса поступает в бло 11 контрол , сворачиваетс и сравниваетс с состо нием регистра 8. В случае несоответстви блок 11 выдает сигнал ошибки на шины 17 и на управл ющие входы регистров 10 и 9Это говорит о неисправности адресного тракта, в частности об отказе выхода ступени дешифратора. Устройство переходит в режим определени отказавшего выхода ступени дешифратора . Псевдоисправный адрес при сле дующем обращении с регистра 1 адреса переписываетс на регистр 9 неисправного адреса по сигналу управлени из блока 11. Следующий псе доисправный адрес фиксируетс на ре гистре 10 неисправного адреса. В блоке 12 определени неисправной комбинации происходит выделение части кодов всех псевдоисправных адресов. Элемент 20 сравнени производит сравнение кодов, наход щихс на регистрах 9 и 10. Коды сравнившихс разр дов фиксируютс на регистре 21, а признаки сравнени поразр дно - на регистре 22. В блоке 13 блокировки обращени выдел ютс разр ды кода адреса, определ ющие отказавшую ступень и выход дешифратора дл выдачи их на ши ны 18, блокиру тем самым обращение во все чейки ОЗУ, за исключением чейки или группы чеек, выбираемой оказавшим выходом дешифратора. Чтение информации из запоминающего устройства происходит аналогич но описанному выше дл операции записи . Адрес поступает на регистр 1 через вход 15, а прочитанное слово выдаетс на шины 19 через элемент И 1 при отсутствии сигнала блокировки из блока 13. Предлагаемое устройство позвол ет вы вить ошибки в адресном тракте , блокировать обращени в часть ОЗУ, непригодную дл использовани , сюхранить работоспособной остальную часть ОЗУ, что увеличивает надежнос запоминающего устройства. Формула изобретени 1. Зйпоминаю.щее устройство с сам контролем, содержащее последователь 86 но соединенные регистр адреса и дешифратор , выходы дешифратора подключены к входам блока матричных накопителей оперативной и посто нной пам ти, входы-выходы матричных накопителей оперативной и посто нной пам ти соединены с входами-выходами усилителей записи-считывани , выходы матричного накопител посто нной пам ти соединены с входами усилителей считывани , входы-выходы усилителей считывани подключены к входам регистра слова, выходы усилителей считывани соединены с входами регистра контрольного кода, выходы регистра слова и регистра контрольного кода соединены с входами блока контрол , отличающеес тем, что, с целью повышени надежности устройства, в него введены элемент И, узел блокировки, блок определени неисправной комбинации, регистры неисправного кода, первые входы которых подключены к выходу блока контрол , вторые - к выходу регистра адреса и соответствующему входу блока контрол , выходы регистров неисправного кода соединены с входами блока определени неисправной комбинации , выход которой соединен с третьим входом одного из регистров неисправного кода и входом узла блокиррвки ,первый и второй входы элемента И соединены соответственно с выходом узла блокировки и выходом регистра слова. 2. Устройство по п. 1, отличающеес тем, что блок определени неисправной комбинации содержит элемент сравнени , первый, второй и третий регистры, вход третьего регистра соединен с выходом второго регистра, вход-выход третьего регистра подключён к одному из входов элемента сравнени , другие входы которого вл ютс входами блока, выходы элемента сравнени подключены к входам соответствующих регистров, выход третьего регистра вл етс выходом блока. Источники информации, прин тые во внимание при экспертизе, 1.Авторское свидетельство СССР № 333559,кл. G 06 F 11/08, 1970. This goal is achieved by the fact that the self-monitoring memory device contains serially connected address registers and a decoder, the decoder outputs are connected to the inputs of the matrix of the accumulative memory of the operative and fixed memory, the inputs-outputs of the RAM memory accumulators are connected to the inputs-outputs of the recording amplifiers the readings, the outputs of the matrix memory of the permanent memory are connected to the inputs of the read amplifiers, the inputs-outputs of the read amplifiers are connected to the inputs of the word register, the outputs of the the readers are connected to the inputs of the control code register, the outputs of the word register and the control code register are connected to the inputs of the control unit, the I element, the blocking node, the block for determining the faulty combination, the bad code registers, the first inputs of which are connected to the controller output, are entered into it, the second to the output of the address register and the corresponding input of the control unit. The outputs of the registers of the faulty code are connected to the inputs of the block for determining the faulty combination, the output of which is connected to the third input of one of the registers of the faulty code and the input of the blocking unit, the first and second inputs of the elements And are connected respectively to the output of the blocking unit and the output of the word register. The faulty combination determination unit contains a comparison element, the first, second and third registers, the third register input is connected to one of the comparison element inputs, the other inputs of which are block inputs, the comparison element outputs are connected to the corresponding register inputs, the third register output is the block output . FIG. 1 shows a block diagram of the device; in fig. 2 a block for determining a defective combination. The device contains the address register 1, the address decoder 2, the matrix storage unit 3 of the operative memory T, the fixed memory matrix storage unit C, storing the control code of the address of the corresponding cells, read-write amplifiers 5, read amplifiers 6, register 7 words, register 8 control code fixing the check bits 9 4 addresses accompanying each word of information, first and second registers 9 and 10 of the faulty code, control unit 11, block 12 for determining the faulty combination, access block 13 and I element. The storage device is connected to external subscribers using the following buses: 15 - input address buses; 16 - input word buses; 17 - bus error signal; 18 - bus lock code for a faulty address; 19 word output tires. Address register 1 is connected to decoder 2, whose outputs are connected to input address buses of block 3 of storage matrices, word register 7 is connected to read-write amplifiers 5, and output of register 7 is connected to input of control unit 11. The inputs of registers 9 and 10 are connected to the output of the register 1 address, and the outputs of registers 9 and 10 are connected to the inputs of the block 12 for determining the defective combination, the output of the access block 13 outputs the address code of the faulty combination to the AND circuit. Block 3 and section k are controlled by common address decoder 2. When addressing to any address, refer to block 3 (for reading or writing information) and section k (for reading stored information only). The section is used to store the control code of the address of the cell to which it is being addressed. The defective combination detection unit 12 contains a comparison element 20, a first register 21 (the code of the matching bits), a second register 22 (comparison signs of the bits), a block 23 for issuing a code. The device operates in the modes of recording and reading information as a conventional random access memory. When writing information to the random access memory, the cell address located on the input address buses 15 and the recorded word located on the input buses 16 words go to the address register 1 and the word register 7, respectively. The received address through the address decoder 2 selects the required cell of the block 3 and through the read-write amplifiers 5 and block 3 records the state of register 7. At the same time, the address fixed on register 1 through the decoder 2 of the k memory fixed-mode memory registers 8, the address control code is selected. The address from the register 1 of the address goes to control unit 11, collapses and compares with the state of register 8. In case of inconsistency, unit 11 sends an error signal to bus 17 and to the control inputs of registers 10 and 9. This indicates a fault in the address path, in particular, a failure the output of the decoder stage. The device enters the mode of determining the failed output of the decoder stage. Pseudo-faulty address at the next access from register 1 of address is rewritten to register 9 of the faulty address according to the control signal from block 11. The next pseudo-faulty address is recorded on register 10 of the faulty address. In block 12 for determining a defective combination, a selection of codes of all pseudo-faulty addresses occurs. Comparison element 20 compares the codes located on registers 9 and 10. The codes of the compared bits are fixed on register 21, and comparison signs are bit on register 22. In block 13, the address code identifies the failed step and the output of the decoder for issuing them to the bus 18, thereby blocking access to all RAM cells, with the exception of a cell or group of cells chosen by the output of the decoder. Reading information from a memory device is similar to that described above for a write operation. The address goes to register 1 through input 15, and the read word is output to bus 19 via element I 1 with no blocking signal from block 13. The proposed device allows detecting errors in the address path, blocking calls to the part of RAM that is unsuitable for use, and storing workable the rest of the RAM, which increases the reliability of the storage device. Claim 1. A self-monitoring device containing a sequence of 86 but connected address registers and a decoder, the decoder outputs are connected to the inputs of the block of RAM and fixed memory, the inputs-outputs of the RAM and fixed memory are connected to the inputs-outputs of the write-read amplifiers, the outputs of the matrix memory accumulator of the permanent memory are connected to the inputs of the read amplifiers, the inputs-outputs of the read amplifiers are connected to the inputs of the word register, the outputs are The readers are connected to the inputs of the control code register, the outputs of the word register and the control code register are connected to the control unit inputs, characterized in that, in order to increase the reliability of the device, an AND element, a blocking node, a block for determining a faulty combination, , the first inputs of which are connected to the output of the control unit, the second to the output of the address register and the corresponding input of the control unit, the outputs of the registers of the faulty code are connected to the inputs of the detection unit fledged combination, the output of which is connected to a third input of the DTC registers and the input node blokirrvki, the first and second inputs of AND gates respectively connected to the output node, and blocking the output word register. 2. The device according to claim 1, characterized in that the block of determining the faulty combination contains a comparison element, the first, second and third registers, the input of the third register is connected to the output of the second register, the input-output of the third register is connected to one of the inputs of the comparison element, others the inputs of which are the inputs of the block, the outputs of the reference element are connected to the inputs of the respective registers, the output of the third register is the output of the block. Sources of information taken into account in the examination, 1. USSR author's certificate number 333559, cl. G 06 F 11/08, 1970.
2.Авторское свидетельство СССР № 335718, кл. G 11 С 11/00, 1970 (прототип).2. USSR author's certificate number 335718, cl. G 11 C 11/00, 1970 (prototype).
i/йi / d
1/91/9
Фиг.FIG.
:±±: ±