Изобретение относитс к запоминающим устройствам и вл етс усовершенствованием запоминакхцего устройства с.самоконтролем.The invention relates to memory devices and is an improvement in memory storage of the device with self-monitoring.
По основному авт.св. 748515 известно устройство содержащеенакопитепь , регистры числа, группы элементов ИЛИ, регистры Адреса, счетчик адресов, блок контрол , блок управ- . лени , блок местного управлени , коммутаторы и счетчик разр дов,причем выход накопител подключен к первым входам П(9рвого, второго и четвертого регистров числа и ко входу третьего регистра , входы накопител соединены с выходами эле ментов ИЛИ, входы элементов ИЛИ первой группы подключены к выходам Первого регистра адреса и второго регистра адреса; вход которого соединен с выходом счетчика адресов,первый выход второго регистра числа подключен к одним из входов второй . группы элементов ИЛИ, вход и выход второго регистра числа,соединены соответственно с выходом блока местного управлени и первым входом блока контрол второй вход которого соединен с выходом третьего регистра числа, выходы блока управлени According to the main auth. 748515, a device containing an accumulator, number registers, groups of elements OR, Address registers, address counter, control unit, control block is known. local control unit, switches and a bit counter, the accumulator output is connected to the first inputs P (9rvogo, second and fourth number registers and to the third register input, the accumulator inputs are connected to the outputs of the OR elements, the inputs of the OR elements of the first group are connected to the outputs of the First Address Register and the second address register, whose input is connected to the output of the address counter, the first output of the second number register is connected to one of the inputs of the second OR element group, the input and output of the second number register, the connection us respectively to the output of the local management and control unit first input a second input coupled to an output of the third register, the outputs of the control unit
подключены к управл ющим входам накопител , регистров адреска, счетчика адресов, регистров числа, блока контрол , блока местного управлени и ксиллутаторов; второй вход четвертого регистра числа подключен к выходам первого коммутатора, а выходы - к другим входам элементов ИЛИ йторой группы и первому входу второto го коммутатора, выход которого соединен со вторьм входом первого регистра числа, выход которого подключен к первому входу первого iKONwyTa-, тора, вторые и третьи входы первого connected to the control inputs of the accumulator, address registers, address counter, number registers, control unit, local control unit and xyllutator; The second input of the fourth number register is connected to the outputs of the first switch, and the outputs to other inputs of the OR group and the first input of the second switch, the output of which is connected to the second input of the first number register, the output of which is connected to the first input of the first iKONwyTa, torus, the second and third inputs of the first
15 и второго коммутатора соединены соответственно с первыми выходами блока контрол и счетчика разр дов,втоj рые выхода которых подключены соответственно ко входам счетчика раз20 р дЬв и блока управлени I.15 and the second switch are connected respectively to the first outputs of the control unit and the bit counter, the second outputs of which are connected respectively to the inputs of the counter 20 p dB and the control unit I.
В этом устройстве при последова- v тельной записи линейного участка програьалы или массива чисел данные, подлежащие записи в отказавшие разр ды чеек, компануютс на отдельном регистре в слово и записываютс в резервную чейку. При считывании программы или массива чисел вместо значений отказавших разр дов используютс их истинные значени , содержашиес .ч в резервной чейке. Однако,если после записи програлфлрл или массива чисел по вл ютс еще отказавшие разр ды , то разр ды резервной чейки могут быть уставлены в места отказав ших разр дов неверно (со смещением на количество дополнительно отказавших разр дов) . Это приводит к нару шению работоспособности устройства, снижению его надежности. Цель изобретени - повышение надежности устройства. Поставленна цель достигаетс тем что в запоминающее устройство с самоконтролем введены последовательно соединенные формирователь контрольных сигналов. Дешифратор и сумматор причем входы формировател контрольных сигналов подключены соответствен но к выходам первого, второго и четвертого регистра числа, а выход соед нен с одним из йходов элементов ИЛИ второй группы, выход дешифратора соединен с одним из входов блока контрол , вход сумматора подключен к входу второго.регистра числа, а выход - ко входам первого и четвертого регистров числа. На чертеже изображена структурна схема предложенного устройства,. Устройство содержит накопитель 1 имеющий входы 2, первую группу элементов ИЛИ 3, первый регистр 4 адреса , второй регистр 5 адреса, входы 6первого регистра адреса, счетчик 7адресов. К выходам 8 накопител подключены первые входы первого регистра 9 числа, второго регистра 10 числа, вход третьего регистра 11 чис ла и первый вход четвертого регистра 12 числа. Устройство содержит также вторую группу элементов ИЛИ 13,блок 1.4 контрол , первый 15 и второй 16 коммутаторы , счетчик 17 разр дов, блок 1 управлени , блок 19 местного управлени , вход 20 и выход 21 устройств . формирователь 22 контрольных сигнало дешифратор 23 и сумматор 24,представ . л ющий собой группу сумматоров по мо дулю два. При этом входы 2 накопител 1 со динены с выходами элементов ИЛИ 3, входы которых подключены к выходам первого 4 и второго 5 регистра адреса . Вход регистра 5 соединен с выхо дом счетчика 7 адресов .-Выход регист ра 9 чисЛа и первый выход регистра 10 числа подключены к одним из выхо дов элементов ИЛИ 13, выход которы подключен к входу накопител 1.Вторые вход и выход регистра 10 числ соединены соответственно с выходом блока 19 местного управлени и первым , входом блока 14 контрол , второй вход которого подключен к выходу третьехо регистра 11 числа.Друго Вход четвертого регистра 12 числа подключен к выходу первого коммутатора 15, а выходы регистра 12 - к другим входам элементов ИЛИ 13 и первому входу второго коммутатора 16, выход которого соединен с вторым входом первого регистра числа 9, выход которого соединен с первым входом первого коммутатора 15.Вторые и третьи входы первого 15 и второго 16 коммутаторов соединены соответственно с первыми входами блока 14 контрол и счетчика 17 разр дов. Второй выход блока 14 контрол подключен ко входу счетчика 17 разр дов, второй выход которого соединен со входом блока 18 управлени . Один из выходов блока 18 управлени подключен к управл ющим входам накопител 1, первого 4 и второго 5 регистров-адреса ,счетчика / адресов первого 9, второго 10, третьего 11 и-четвертого 12 регистров числа,блока 14 контрол и блока 19 местного управлени , другие выходы, блока 18 управлени соединены с управл квдими входами коммутаторов 15 и 16. Входы формиро .вател 22 подключены к выходам первого 9, второго 10 и четвертого 12 регистров числа, а выход - ко входам второй Т-руппы элементов ИЛИ 13 и входу дешифратора 23. Выход дешифратора 23 соединен со входами блока 14 контрол и сумматора 24. Другой вход сумматора 24 подключен к выходу второго регистра 10 числа, а выход - ко входам первого 9 и четвертого 12 регистров числа. Устройство работает следующим образом . В исходном состо нии счетчик 17 разр дов обнулен. Дл каждого линейного участка программы или дл массива чисел,которые будут записыватьс и считыватьс последовательно, выдел ютс резервные чейки накопител 1 . В счетчик 7 адресов при этом записываетс адрес первой резервной чейки, а на вход 6 регистра сщреса 4 поступает адрес чейки записываемого или считываемого массива чисел . При записи число через вход 20 поступает в регистр 9,и содержимое регистра 4 адреса через элементы ИЛИ 13 подаетс на вход ;накопител 1. Обратный код из регистоа 9 чеоез элементы ИЛИ 13 записываютс в чейку накопител 1. Затем содержимое чейки считываетс на регистр 11. После этого производитс запись-счит.. тывание Пр мого кода числа на регистр 10. Причем при записи пр мого кода одновременно с информационным разр дами записываютс контрольные разр ды ,корректирующего кода, которые формируютс формирователем 22 и через в.торую группу элементов ИЛИ 13 .поступают в накопитель 1. Сод.1ержимое регистров 10 и 11 подаетс на блок 14 контрол . В случае, если отказав ших разр дов в чейке нет, то в регистр 4 на вход 6 подаетс следующи адрес и аналогично производитс запись второго числа. Если же в чейк есть отказавшие разр ды, то блок 14 контрол и счетчик 17 разр дов выда|от на .коммутатор,J5 сигналы, по,кото рым из регистра 9 в младгиие разр ды регистра 12 передаютс разр ды числ соответствующие отказавшим разр дам чейки. Затем в блок 14 контрол , в счетчик разр дов 17 записываетс код, соответствующий количеству отказавших разр дов чейки.Из блока 1 управлени в блок 19 местного управлени поступает сигнал, по которому в маркерный разр д чейки накопител через регистр Ю записываетс код . Одноврем(энно из регистра 10 поступает число в формирователь 22 и полученные контрольные разр ды корректирующего кода записываютс на место ранее записанных контрольных разр дов. При этом искаженные разр ды используютс как истинные. Аналогично производитс запись числа во вторую отказавшую чейку,только соответствугацие разр ды регистра 9 записываютс в следукхцие младшие незан тые разр ды регистра 12. После того, как все разр ды регистра 12 будут заполнены счетчик разр дов выдает сигнал заполнени в блок18 управлени . Адрес резервной чейки из счетчика 7 поступает на регистр 5 адреса и через элементы ИЛИ 3 на вхо 2 накоплени . Содержимое регистра 12 через элемент ИЛИ 13 записываетс в первую резервную чейку массива чи сел .Одновременно в эту же чейку записываютс контрольные разр ды корректирукщего кода (из формировател 22). После этого по сигналу из блока 18 управлени в счетчике 7 адреса формируетс адрес следукицей резервной чейки. Чтение информации производитс следующим образом. В регистр 4 адреса через вход б подаетс адрес первой чейки считываемого массива чисел, а в счетчик 7 адреса записываетс адрес первой резервной чейки чисел. Счетчик 17 раз р дов при этом находитс в нулевом состо нии. По сигналу из блока 18 управлени производитс передача соу i JfjaOJt nrt П 11 х г лл. -t, держимого счетчика 7 адреса через ре mcfp 5 адреса и элементы ИЛИ 3 на вход 2 накопител 1. Производитс чтение числа ,из первой резервной че ки на регистр 10. Из регистраЮ чис ла поступает в формирователь 22,где провер етс выполнение контрольных соотношений корректирук цего кода и при ошибке вырабатываетс нулевой синдром. Синдром поступает на дешифратор 23, который управл ет работой сумматора 24.Скорректированное число. поступает в регистр 1. Затем из регистра 4 адреса поступает адрес первой чейки считываемого массива чисел и производитс чтение на регистр 10. Если в маркерном разр де код О, то следовательно, до записи числа в чейке не было отказавших разр дов. Число из регистра 10 поступает в формирователь 22 к с помощью дешифратора 23 и сумматора 24 корректируетс разр д числа, который мог отказать после записи числа в чейку. После этого число записываетс в регистр 9, а затем поступает на выход 21. Наличие кода i в маркерном разр де означает, что до записи числа в чейке были отказавшие разр ды . В случае, если после записи массива чисел не было отказов или по вилс отказ, значение которого не совпадает со значением соответствующего разр да хранимой кодовой комбинации , то производитс следующее. Как и в рассмотренном случае корректируетс разр д,который мог отказать после записи числа в чейку и число записываетс в регистр 9.Затем производитс запись-чтение обратного кода числа на регистр 11. Содержимое регистров 10 и 11, а также сигнал с дешифратора 23 о номере разр да, отказавшего после записи числа, подаютс на блок 14 контрол .По сигналам из блока 14 контрол и счетчика 17 разр дов через второй коммутатор 16 производитс передача необходимого числа младших разр дов регистра 12 в регистр 9. Причем в разр д, который отказал после записи числа и который исправлен корректирующим кодом не передаетс информаци с регистра 12. Таким образом, разр дами резервной чейки подмен ютс только те разр ды чейки, которые отказали до записи числа. Число из регистра 9 Поступает на выход 21. В счетчик 17 разр дов записываетс код, соответствукиций количеству использованных разр дов регистра 12. Если все разр ды регистра 12 будут использованы, на что указывает соответствующее состо ние счетчика разр дов 17, то по сигналу из блока управлени в счетчике 7 адреса формируетс адрес слеующей резервной чейки. Содержимое рез ервной чейки считываетс на ,- -----.--- ..... - - гистр 10, корректируетс и передает на регистр 12. Далее аналогично продолжаетс считывание массива чи-i сел. Если в маркерном разр де содержит код и после записи массива исел по витс отказ, значение котоого совпадает со значением соответтвующего разр да хранимой кодовой омбинации, то работоспособность усIn this device, when sequentially writing a linear section of a program or an array of numbers, the data to be written to the failed bits of a cell is compiled into a separate register in a word and written into a backup cell. When reading a program or an array of numbers, instead of the values of the failed bits, their true values are used, which are contained in the backup cell. However, if after writing a programflrl or an array of numbers, the failed bits still appear, then the spare cell bits may be assigned to the places of the failed bits (with an offset of the number of additional failed bits). This leads to a breach of the device performance, reducing its reliability. The purpose of the invention is to increase the reliability of the device. This goal is achieved by the fact that sequentially connected driver of control signals are entered into a self-monitoring memory device. The decoder and the adder, the pilot signal generator inputs are connected respectively to the outputs of the first, second and fourth number register, and the output is connected to one of the OR elements of the second group, the decoder output is connected to one of the control unit inputs, and the adder input is connected to the second input The register is a number, and the output is to the inputs of the first and fourth number registers. The drawing shows a block diagram of the proposed device. The device contains a drive 1 having inputs 2, the first group of elements OR 3, the first register 4 of the address, the second register 5 of the address, the inputs of the first address register 6, the 7-address counter. The first inputs of the first register of the 9th number, the second register of the 10th number, the input of the third register of the 11th number and the first input of the fourth register of the 12th number are connected to the outputs 8 of the accumulator. The device also contains the second group of elements OR 13, the control unit 1.4, the first 15 and second 16 switches, the counter 17 bits, the control unit 1, the local control unit 19, the input 20 and the output 21 of the devices. driver 22 control signal decoder 23 and the adder 24, presented. modulo group of adders. In this case, inputs 2 of drive 1 are connected to the outputs of the elements OR 3, the inputs of which are connected to the outputs of the first 4 and second 5 address registers. The input of register 5 is connected to the output of the counter of 7 addresses. -The output of the register is 9 numbers and the first output of register 10 is connected to one of the outputs of the OR 13 elements, the output of which is connected to the input of storage device 1. The second input and output of the register 10 numbers are connected respectively with the output of the local control unit 19 and the first, the input of the control unit 14, the second input of which is connected to the output of the third register of the 11th number. Other The input of the fourth register of the 12th number is connected to the output of the first switch 15, and the outputs of the register 12 to the other inputs of the OR 13 elements and first the input of the second switch 16, the output of which is connected to the second input of the first register of number 9, the output of which is connected to the first input of the first switch 15. The second and third inputs of the first 15 and second 16 switches are connected respectively to the first inputs of the control unit 14 and the counter 17 bits. The second output of control unit 14 is connected to the input of the counter 17 bits, the second output of which is connected to the input of control unit 18. One of the outputs of the control unit 18 is connected to the control inputs of the accumulator 1, the first 4 and second 5 address registers, the counter / addresses of the first 9, second 10, third 11 and fourth fourth number registers, control unit 14 and local control unit 19, other outputs of control unit 18 are connected to control inputs of switches 15 and 16. Shapes 22 are connected to the outputs of the first 9, second 10 and fourth 12 number registers, and the output to the inputs of the second T-group OR 13 and the decoder input 23. The output of the decoder 23 is connected to the inputs Lok control 14 and the adder 24. Another input of the adder 24 is connected to the output of the second register 10, and the output - to the inputs of the first 9 and of the fourth 12 registers. The device works as follows. In the initial state, the counter of 17 bits was reset. For each linear portion of the program, or for an array of numbers that will be written and read sequentially, the reserve cells of drive 1 are allocated. In this case, the address of the first backup cell is written to the address counter 7, and the input of the recordable or readable array of numbers is input to the input 6 of register 4 of the register 4. When writing, the number through input 20 enters the register 9, and the contents of the register 4 addresses through the elements OR 13 is fed to the input; drive 1. The return code from the register 9 each item OR 13 is written into the cell of drive 1. Then the contents of the cell are read into register 11. After this, recording-reading of the Direct code number is performed on the register 10. Moreover, when recording the direct code, at the same time with the information bits, the check bits of the correction code, which are formed by the former 22, are recorded, and through the second group the element OR 13 .postupayut in the accumulator 1. Sod.1erzhimoe registers 10 and 11 is supplied to a control unit 14. In the event that there are no failed bits in the cell, then the following address is fed to register 4 at input 6 and the second number is written in the same way. If, on the other hand, there are failed bits, the block 14 of the control and the counter of 17 bits are issued from the switch, J5 signals, by which from the register 9 to the lower bits of the register 12 are transferred the bits of the numbers corresponding to the failed bits . Then, in the control unit 14, the code corresponding to the number of failed cell bits is written to the bit counter 17. From the control unit 1, a signal is sent to the local control unit 19 which writes a code to the marker cell of the storage cell through the U register. At the same time (enno from register 10 enters the number in shaper 22 and the resulting check bits of the correction code are written in place of the previously recorded check bits. In this case, the distorted bits are used as true. Similarly, the number is written to the second failed cell, only the corresponding register bit 9 are recorded in the next lower bits of the register 12. After all bits of the register 12 have been filled, the bit counter issues a filling signal to the control block 18. The second cell from counter 7 enters the address register 5 and through the elements OR 3 at the input 2 of accumulation. The contents of register 12 through the element OR 13 are written into the first backup cell of the array of numbers. At the same time, the check digits of the correction code are written to the same cell (from the driver). 22) After that, the signal from the control unit 18 in the address counter 7 forms the address following the reserve cell. The information is read as follows. The address register 4 addresses the input of the first cell of the readable array of numbers through the input b, and the address of the first backup cell of numbers is written to the address counter 7. The counter is 17 times the row in this case is in the zero state. A signal from the control unit 18 is used to transmit the sow i JfjaOjt nrt P 11 x gl. -t, held by the counter 7 addresses via mcfp 5 address and the elements OR 3 to the input 2 of the accumulator 1. The number is read from the first backup register per register 10. From the register of the number goes to the driver 22, where the test ratios are checked the correction of this code and in case of an error a zero syndrome is produced. The syndrome enters the decoder 23, which controls the operation of the adder 24. The adjusted number. enters register 1. Then the address of the first cell of the read array of numbers is received from address register 4 and the code 10 is read. If the O code is in the marker position, then there were no failed digits before the number was written to the cell. The number from the register 10 enters the driver 22 to using the decoder 23 and the adder 24 corrects the number of the number, which could refuse after writing the number to the cell. After that, the number is written to register 9, and then goes to output 21. The presence of code i in the marker bit means that there were failed bits in the cell before recording. If after recording the array of numbers there were no failures or if there was a failure, the value of which does not coincide with the value of the corresponding bit of the stored code combination, the following occurs. As in the considered case, the bit is corrected, which could fail after writing the number to the cell and the number is written to the register 9. Then the read-back code of the number is written to the register 11. The contents of the registers 10 and 11, as well as the signal from the decoder 23 about the number the bit that failed after writing the number is sent to the control unit 14. According to the signals from the control unit 14 and the counter 17 bits, the second switch 16 transfers the necessary number of lower bits of the register 12 to the register 9. And the bit that failed after records the numbers and which is corrected by the correction code do not transmit information from register 12. Thus, the bits of the backup cell are replaced only by those bits of the cell that failed before the number was written. The number from register 9 goes to output 21. A code is written to counter 17 bits, corresponding to the number of register bits 12 used. If all bits of register 12 are used, as indicated by the corresponding state of bit counter 17, then a signal from the block control in the address counter 7, the address of the next backup cell is generated. The contents of the backup cell are read into, - ----- .--- ..... - - gistr 10, corrected and transmits to register 12. Next, the reading of the array of chi-i villages proceeds in the same way. If the marker bit contains a code and after writing the array there is a failure due to its value, the value of which coincides with the value of the corresponding bit of the stored code combination, then the operability is