SU881877A1

SU881877A1 - Self-checking storage device

Info

Publication number: SU881877A1
Application number: SU802899901A
Authority: SU
Inventors: Геннадий Александрович Бородин; Нина Ивановна Егорова; Анатолий Константинович Столяров
Original assignee: Московский Ордена Ленина Энергетический Институт
Priority date: 1980-02-15
Filing date: 1980-02-15
Publication date: 1981-11-15

Description

Изобретение относится к вычисли- 1 тельной технике, а именно к запоминающим устройствам на многоразрядных панелях памяти с использованием интегральных запоминающих микросхем памяти со схемами обнаружения пакетных ошибок.The invention relates to computer technology, in particular to memory devices on multi-bit memory panels using integrated memory memory chips with packet error detection circuits.

Известно запоминающее устройство, содержащее блоки памяти, формирователи контрольных разрядов кода Хэмминга, формирователи проверочного ело-¹⁰ва, дешифратор одноразрядных ошибок, схему обнаружения двухразрядных ошибок [ 1 ].Known memory device containing memory blocks conditioners check bits of the Hamming code, conditioners screening elo- ¹⁰ va, decoder single-bit errors, two-digit error detection circuit [1].

Недостатком указанного устройства является невозможность обнаружения многоразрядных пакетных ошибок, которые могут возникнуть при отказе многоразрядных панелей памяти, а также зависимость количества проверочных разрядов от количества информационных .The disadvantage of this device is the inability to detect multi-bit packet errors that can occur when multi-bit memory panels fail, as well as the dependence of the number of test bits on the number of information.

Известно устройство для кодирования и декодирования циклических кодов при передаче информации по каналам связи, использующее постоянные запоминающие устройства (ПЗУ) и сумматор. Устройство требует большой избыточности для обнаружения ошибок, а также большой емкости ПЗУ или большого времени на декодирование [2]. Наиболее близким по технической сущности и схемному решению является информационная память, состоящая из М модулей памяти по В разрядов в каждом модуле, устройство контроля, состоящее из В блоков контроля по четности и обнаруживающее ошибки при отказе модуля памяти, т.е. до В разря· ¹⁵ дов [3] .A device for encoding and decoding cyclic codes when transmitting information over communication channels using read-only memory (ROM) and an adder. The device requires a lot of redundancy to detect errors, as well as a large ROM capacity or a large decoding time [2]. The closest in technical essence and circuit design is the information memory, consisting of M memory modules of B bits in each module, a monitoring device consisting of B parity blocks and detecting errors in the event of a memory module failure, i.e. to B category · ¹⁵ dov [3].

Недостатком указанного устройства являются излишние аппаратурные затраты за счет избыточности в контроль· ²⁰ ных разрядах при обнаружении многократных детерминированных ошибок, имеющих ассиметричный характер и возникающих при отказе многоразрядных па3 целей памяти, что приводит к снижению надежности устройства.The disadvantage of this device is excessive hardware costs due to redundancy in the control of ²⁰ digits upon detection of multiple deterministic errors of an asymmetric nature and arising from failure of multi-bit memory targets, which reduces the reliability of the device.

Цель изобретения - снижение аппаратурных затрат и повышение надежности устройства. 5The purpose of the invention is to reduce hardware costs and increase the reliability of the device. 5

Указанная цель достигается тем, что в запоминающее устройство с автономным контролем, содержащее накопитель, первые входы которого являются информационными входами устройства, ю а вторые входа накопителя подключены к выходам первого формирователя контрольных разрядов, первые выходы накопители являются информационными выходами устройства, а вторые выходы 15 накопителя подключены К первым входам блока контроля, вторые входы которого подключены к выходам второго формирователя контрольных разрядов, дополнительно введены первый постоянный накопитель, входы которого подключены к информационным входам устройства, а выходы - ко входам первого формирователя контрольных разрядов, и второй постоянный накопитель, входы которого подключены к первым выходам накопителя, а выходы - ко входам второго формирователя контрольных разрядов.This goal is achieved by the fact that in the storage device with autonomous control, containing a drive, the first inputs of which are the information inputs of the device, and the second inputs of the drive are connected to the outputs of the first driver of the control bits, the first outputs of the drives are information outputs of the device, and the second outputs 15 of the drive connected to the first inputs of the control unit, the second inputs of which are connected to the outputs of the second shaper control bits, additionally introduced the first constant first drive, whose inputs are connected to data input device, and outputs - to the inputs of the first driver control bits and a second permanent store whose inputs are connected to outputs of the first storage device, and outputs - to the inputs of the said second check digits.

На чертеже представлена блок-схема предлагаемого запоминающего устройства с автономным контролем.' .The drawing shows a block diagram of the proposed storage device with autonomous control. ' .

Предлагаемое устройство содержит накопитель 1, состоящий из МВ-разрядных модулей памяти на интегральных запоминающих микросхемах, информационные входы 2, первый постоянный накопитель 3, первый формирователь контрольных разрядов 4, информационные выходы 5, второй постоянный накопитель 6, второй формирователь контрольных разрядов 7 и блок контроля 8.The proposed device comprises a drive 1, consisting of MV-bit memory modules on integrated memory circuits, information inputs 2, a first permanent drive 3, a first driver of control bits 4, information outputs 5, a second permanent drive 6, a second driver of control bits 7 and a control unit 8.

Устройство работает следующим образом.The device operates as follows.

С информационных входов 2 устройства на входы накопителя 1 поступает код числа, подлежащего записи в очередном цикле. Накопитель выполнен из М модулей памяти с разрядностью, рав? ной В. Постоянный накопитель 3 выполнен также из М модулей и на каждый из модулей поступает группа разрядов, соответствующая одному модулю накопителя 1. Число входов модулей постоянного накопителя 2 (они служат адресными входами) равно разрядности моду?From the information inputs of the device 2 to the inputs of the drive 1 receives the code of the number to be recorded in the next cycle. The drive is made of M memory modules with a capacity equal to? Noah V. Permanent storage 3 is also made of M modules and each group receives a group of bits corresponding to one module of storage 1. Is the number of inputs of the modules of permanent storage 2 (they serve as address inputs) equal to the capacity of the mode?

лей накопителя 1’, т.е. равно В. В связи с тем, что как для запоминающих микросхем, так и для модулей памяти характерен ассиметричный характер ошибок при возникновении отказов, то для всех слов, хранящихся в модуле постоянного накопителя 3, а их 2^Ь , достаточно иметь всего В1 различных комбинаций (Bl =1+[1од₂ В] , где[1од_аВ)целая часть числа), если закодировать все 2⁶ комбинации следующим образом: одна кодовая комбинация - 00...00drive leu 1 ', i.e. equal to B. Due to the fact that both memory chips and memory module is characterized by asymmetrical errors in the event of failures, for all the words that are stored in persistent storage unit 3, and their 2 ^b, enough to have all the different combinations of B1 (Bl = 1 + [1od _2], where [1od _and B) the integer part) if 2 encode all ⁶ combinations as follows: one codeword is - 00 ... 00

для всех комбинаций, со- for all combinations 00. 00. . .01 . .01 держащих всего одну еди- holding only one unit 00. 00. . .10 . .10 ницу в коде из В разря- nice in the code from . . дов - одна кодовая ком- Dov - one code- 01. 01. . .00 . .00 бинация bination 10. 10. . .00 . .00 для всех комбинаций, for all combinations содержащих две едини- containing two units 00. 00. ..11 ..eleven цы в коде из В разрядов ts in the code from B categories одна кодовая комбинация - one code combination - 1 1 . eleven . . .00 . .00

и т.д. - ...etc. - ...

одна кодовая комбинация - 1 1 ... 1 1one code combination - 1 1 ... 1 1

Т.е. для кода из В разрядов необходимо всего (2^е+1) комбинация для того, чтобы после отказа можно было ₃₀ бы обнаружить ошибку, кратностью до В разрядов в пределах одной панели памяти. Следовательно, разрядность . слова, хранящегося в модуле постоянного накопителя 3, определяется из выражения: Bl = ,l + [log₂Bj.Those. for code bits of B must likely ^(e 2 1) a combination in order to failure after it was possible to detect an error _30, the multiplicity to B bits within a memory panel. Therefore, bit depth. words stored in the module of the permanent drive 3, is determined from the expression: Bl =, l + [log ₂ Bj.

Полученные М групп по В1 разрядов с первого этапа кодирования поступают на первые формирователи конт. рольных разрядов 4, где производится 40 второй этап кодировки по следующему алгоритму: первые разряды кодов из М модулей постоянного накопителя 3 поступают на 1-ый формирователь четности. Вторые разряды кодов из М мо⁴⁵ дулей постоянного накопителя 3 поступают на 2-ой формирователь четности. И так далее. На Bl-ый формирователь с М модулей постоянного накопителя 3 поступают В1-ые разряды. Все В1-ые ⁵⁰ формирователи четности определяют четность поступивших на их входы комбинаций, и затем полученные Bl-ые разряды контрольного кода записываются в контрольные разряды накопителя 1.Received M groups of B1 bits from the first stage of coding go to the first shapers cont. role categories 4, where the second stage of coding is performed 40 according to the following algorithm: the first bits of codes from the M modules of the permanent drive 3 are fed to the first parity generator. The second category of codes from M mo ⁴⁵ barrels of the permanent drive 3 are fed to the 2nd parity generator. Etc. The Bl-th shaper with M modules of the permanent drive 3 receives the B1-th bits. All B1st ⁵⁰ parity generators determine the parity of the combinations received at their inputs, and then the received Blth digits of the control code are written to the control digits of drive 1.

⁵⁵ При этом количество контрольных разрядов, необходимых для обнаружения ошибок до В разрядов, каждого модуля В1<В. При декодировании информацион5 ные разряды поступают на входы второго постоянного накопителя 6 теми же группами, что и на входы первого постоянного накопителя 3. Первый этап кодировки производится аналогично постоянному накопителю 3. Далее М групп по BI контрольных разрядов поступают на входы второго формирователя контрольных разрядов 7, где аналогично первому формирователю 4 производится определение В 1-го разряда, которые поступают затем на одну группу входов блока контроля 8, на другую группу входов которого поступают выходы контрольных разрядов накопителя 1, где и производится выработка сигнала ошибки, если коды не совпадают . ⁵⁵ In this case, the number of control bits required to detect errors up to B bits of each module B1 <B. When decoding, information bits enter the inputs of the second permanent drive 6 in the same groups as the inputs of the first permanent drive 3. The first coding stage is performed similarly to the constant drive 3. Next, M groups of BI control bits go to the inputs of the second driver of control bits 7, where, similarly to the first shaper 4, the 1st category B determination is made, which then enter the one group of inputs of the control unit 8, the control group outputs the other inputs of which bits of drive 1, where the error signal is generated if the codes do not match.

Рассмотрим один из возможных конкретных вариантов. Пусть В=4. Тогда кодировка на первом постоянном накопителе 3 может выглядеть так:Consider one of the possible specific options. Let B = 4. Then the encoding on the first permanent drive 3 may look like this:

1. 0000-0001. 0000-000

2. 0001 . 0010 0ί00-001 10002,0001. 0010 0ί00-001 1000

3., 001 1 0101 1001 0110-010 1010 11003., 001 1 0101 1001 0110-010 1010 1100

4. 01114 0111

101 I 1101-01I 1110 ,5. 11 1-100 В=4 В1=3101 I 1101-01I 1110.5. 11 1-100 V = 4 V1 = 3

Поскольку, учитывая характер ощи- , бок в микросхемах памяти и модулях памяти, при отказе слово, принадлежащее одной группе, может перейти только в другую группу, то естественно, оно имеет другой контрольный код, который в формирователях четности соответствующих разрядов приводит к изменению 1 на 0 или наоборот, то при считывании она будет обнаружена.Since, given the nature of the flashing in the memory microcircuits and memory modules, in case of failure, a word belonging to one group can go only to another group, then naturally it has a different control code, which in parity formers of the corresponding digits leads to a change of 1 by 0 or vice versa, then when reading it will be detected.

877 6877 6

Применение изобретения позволяет существенно снизить аппаратурные затраты, и тем самым и стоимость устройства за счет экономии контрольных разрядов. Так при 3-х контрольных разрядах могут быть обнаружены ошибки в панелях с В<7. При 4-х контрольных разрядах могут быть обнаружены ошибки в панелях с В$15и т.д. Кроме того, уменьшение количества контроль· ных разрядов ведет и к повышению надежности работы устройства за счет снижения вероятности возникновения ошибок.The use of the invention allows to significantly reduce hardware costs, and thereby the cost of the device due to the saving of control bits. So with 3 control digits errors can be detected in panels with B <7. With 4 control bits, errors can be detected in panels with B $ 15, etc. In addition, a decrease in the number of control discharges leads to an increase in the reliability of the device by reducing the likelihood of errors.

Claims

The invention relates to computing technology, in particular, to storage devices on multi-bit memory panels using integrated memory storage circuits with packet error detection schemes. A memory device containing memory blocks, check bits of the Hamming code, check word testers, a one-bit error decoder, and a two-bit error detection circuit are known. The disadvantage of this device is the impossibility of detecting multi-bit packet errors that can occur when a multi-bit memory panel fails, as well as the dependence of the number of check {) fields on the number of information ones. A device for encoding and decoding cyclic kodos when transmitting information over communication channels is known, using fixed memory devices (.ROM) and an adder. The device requires a large amount of redundancy for detecting errors, as well as a large ROM capacity or a long decoding time 2. The closest technical essence and circuit design is an information memory, and from M memory modules in B bits in each module , a control device consisting of B parity check blocks and detecting errors in case of a memory module failure, i.e. up to bit 3. The disadvantage of this device is unnecessary hardware costs due to redundancy in the control bits when detecting multiple deterministic errors that are asymmetric in nature and occur when a multi-bit memory fails, which reduces the reliability of the device. The purpose of the invention is to reduce hardware costs and increase the reliability of the device. This goal is achieved by the fact that in a memory device with autonomous control, containing a drive, the first inputs of which are informational inputs of the device, and the second inputs of the storage device are connected to the outputs of the first driver of control bits, the first outputs of the storage devices are informational ion outputs of the device, and the second the accumulator outputs are connected to the k first inputs of the control unit, the second inputs of which are connected to the outputs of the second driver of control bits, the first constant is additionally introduced stitched to the keeper, the inputs of which are connected. to the information inputs of the device, and the outputs to the inputs of the first driver of the check bits, and the second constant drive, the inputs of which are connected to the first outputs of the drive, and the outputs to the inputs of the second driver of the control series. The drawing shows a block diagram of the proposed storage device with autonomous control. The proposed device contains a drive 1, consisting of MV-bit memory modules on integrated memory chips, information inputs 2, first fixed drive 3, first driver of check bits 4, information outputs 5, second fixed drive 6, second driver check bits 7 and the control unit 8. The device operates as follows. From the information inputs 2 devices to the inputs of the accumulator 1, the code of the number to be recorded in the next cycle is received. The drive is made from M memory modules with a size equal to B. The permanent drive 3 is also made from M modules and a group of bits corresponding to one module of drive 1 comes to each of the modules. The number of inputs of the modules of the fixed drive 2 (they serve as address inputs ) equal to the modulus 74 lei accumulator 1, i.e. equal to B. Due to the fact that both for storage chips and memory modules, the asymmetric nature of errors in the occurrence of failures is characteristic, then for all the words stored in the fixed drive module 3, and there are 2 of them B1 of various combinations (Bl l- - logjB, where 1od is part of a number), if all 2 combinations are encoded as follows: one code combination is 00 ... 00 for all combinations, co-00. holding only one one-00. In the code from B, one code-com-01 is not much. binarization 10. for all combinations containing two units 00.tsy in a code from B bits one code combination - 11. etc. One code combination. for a code from B-bits, the whole () combination is necessary so that after a failure, an error can be detected, multiplicity of up to B-bits within one memory panel. Therefore, the size, the words stored in the module of the permanent accumulator 3, is determined from the expression: B1 .1 + 1od., BJ. The obtained M groups of B1 bits from the first stage of coding are sent to the first drivers of check bits 4, where the second stage of the coding is performed according to the following algorithm: the first bits of codes from M modules of the permanent accumulator 3 go to the 1st parity generator. The second bits of the codes from the M modules of the permanent accumulator 3 arrive at the 2nd parity generator. And so on. On the 1st shaper from the M modules of the permanent accumulator 3 the B1-th bits arrive. All B1-th parity drivers determine the parity of the combinations received at their inputs, and then the received B1-th bits of the check code are written into the check bits of drive 1. At the same time, the number of check bits required for detecting errors up to B bits, each module When decoding, the information bits arrive at the inputs of the second fixed drive 6 in the same groups as the inputs of the first drive of the same 3. The first encoding stage is performed similarly to the fixed drive 3. Next, M groups in B1 check bits come out to the inputs of the second formative control bits 7, where the analogs of the first driver 4 are determined as B of the 1st bit, which are then fed to one groups of inputs of the control unit 8, to another group of inputs of which the outputs are received rows accumulator 1, which is produced and output an error signal if the codes do not match. Consider one of the possible design options. Let be . Then the encoding on the first constant pit 3 may look like this: 1.0000-000 2.0001. 0010 0100-001 1000 3 .. OOP 0110-010 1100 4. 1101-011 1110 .5. 111-100 Since, taking into account the nature of the errors in the memory chips and memory modules, if a word belonging to one group fails, it can only go to another group, naturally, it has a different control code, which is even Since the corresponding bits lead to a change from t to O or vice versa, then it will be detected by reading. 776 The application of the invention to et significantly reduce the hardware costs, and thus the cost of the device, by saving test bits. So with 3 control bits, errors can be detected in panels with $ 7. With 4 test bits, errors can be detected in panels with - and so on. In addition, a decrease in the number of test bits also leads to a more reliable device operation by reducing the likelihood of errors. Claims An autonomous control storage device containing a drive, the first inputs of which are informational inputs of the device, and the second inputs of the accumulator are connected to the outputs of the first driver of control bits, the first outputs of the accumulator are information outputs of the device, and the second outputs of the accumulator are connected to the first inputs the control unit, the second inputs of which are connected to the outputs of the second driver of control bits, characterized in that, in order to reduce hardware costs cost and increase reliability, it contains the first permanent drive, the inputs of which are connected to the information inputs of the device, and the outputs - to the inputs of the first driver of control bits, and the second permanent storage device, the inputs of which are connected to the first outputs of the storage device, and the outputs to the inputs of the second shaper check bits. Sources of information taken into account in the examination 1. US Patent No. 3573728, cl. G 11 C 29/00, published. 1972.

2. Specialized and combination computing devices. Interuniversity collection of scientific papers. Issue , 6, P, 1978, p. 1 14-119.

3. The UK patent number 1391976. cl. G 11 C 29/00, published. 1975 (prototype).