SU1716612A1 - Устройство передачи асинхронной информации - Google Patents
Устройство передачи асинхронной информации Download PDFInfo
- Publication number
- SU1716612A1 SU1716612A1 SU894697561A SU4697561A SU1716612A1 SU 1716612 A1 SU1716612 A1 SU 1716612A1 SU 894697561 A SU894697561 A SU 894697561A SU 4697561 A SU4697561 A SU 4697561A SU 1716612 A1 SU1716612 A1 SU 1716612A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- read
- signal
- output
- write
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к технике св зи и может быть использовано в аппаратуре передачи данных на эталонной тактовой частоте при ограниченном времени сеанса св зи. Цель изобретени - повышение надежности работы устройства за счет исклю чени возможности сост зани фронтов импульсов записи и считывани . Устройство tf.4Ј передачи асинхронной передачи содержит блок 1 разделени сигналов, блок 2 пам ти, D-триггер З, счетчик 4 сигналов записи, мультиплексор 5, блок 6 сравнени , счетчик 7 сигналов считывани , блок 8 управлени , переключатель 9 режима работы и блок 10 запрета считывани . В устройстве формируетс промежуток бремени между воспри тием адресации записи и считывани , за счет которого возможна запись и считывание информации с большей или меньшей тактовой частотой по сравнению с номинальной , формируемой на приеме. Если соотношение между частотами выходит за пределы, то в устройстве прин ты меры дл исключени потерь принимаемой информации . 4 з.п, ф-лы, 1 ил. ё ( О ю
Description
Изобретение относитс к технике св зи и может быть использовано в аппаратуре передачи данных на эталонной тактовой частоте при ограниченном времени сеанса св зи.
Цель изобретени - повышение надежности в работе устройства путем исключени возможности, сост зани фронтов импульсов записи и считывани . ,
На чертеже представлена структурна электрическа схема устройства передачи асинхронной информации.
Устройство передачи асинхронной информации содержит блок 1 разделени сигналов , блок 2 пам ти, D-триггер З, счетчик 4 сигналов записи, мультиплексор 5, блок 6 сравнени , счетчик 7 сигналов считывани , блок 8 управлени , переключатель 9 режимов работы и блок 10 запрета считывани . При этом в состав блока 8 управлени вхр- д т формирователь 11 сигналов записи и формирователь 12 сигналов считывани . В состав блока 10 запрета считывани вход т D-триггер 13 и элемент ИЛИ 14. В состав переключател 9 режима работы вход т эле- менты НЕ 15, элемент И 16, D-триггер 17, элемент .18, элемент ИЛИ 19, D-триггер 20 и элемент НЕ 21, причем формирователь 11 сигналов записи выполнен в виде элемента И-НЕ 22 и D-триггера 23, а форми- рователь 12 ригналов считывани выполнен в виде D-триггера 24.
Устройство работает следующим образом .
Информаци из канала св зи поступа- ет в блок 1 разделени , обеспечивающий регенерацию информации, выделение тактовой частоты и прив зку тактовой частоты к высокочастотным тактам Ti и П, делением которых обеспечиваетс выде-
лениеТмзап.
Регенерированна информаци с первого выхода блока 1 разделени поступает на информационный вход блока 2 пам ти. Сигналом Сброс, который может форми- роватьс при включении устройства, обнуг л ютс счетчики 4 и 7, D-триггер 13 блока 10 запрета и D-триггер 17 переключател 9. При поступлении сигнала разрешени запуска на вход формировател 11 сигналов за- писи ближайшим тактом Т2-1зап, поступающим из блока 1 разделени , D- триггер 20 формирует положительный импульс записи, которым мультиплексор 5 обеспечивает передачу состо ни счетчика 4 на адресный вход блока 2 пам ти (в данном случае О адрес), и в блок 2 пам ти записываетс первый бит информации по нулевому адресу импульсом записи, поступающим на вход записи-считывани блока
2 пам ти. Отрицательным фронтом импульса записи в счетчик 4 записываетс следующий адрес записи (в данном случае первый). Аналогично в блок 2 пам ти бит за битрм записываетс входна информаци . Когда в блоке 2 пам ти будет записано количество бит информации, соответствующее половине емкости пам ти, на выходе счетчика 4 по вл етс положительный перепад, который поступает на вход блока 10 запрета и переводит D-триггер 13 в состо ние О. От-1 рицательный перепад с выхода блока 10 запрета устанавливает на D-входе D-триггера 24 и формировател 12 сигналов считывани и на R-входе D-триггера З низкий уровень . Формирователь 12 сигналов считывани начинает формировать положительные импульсы считывани , Так как импульсы записи и считывани не совпадают по времени, то тактом Т2-2счит первый бит информации, наход щийс в блоке 2 пам ти , по нулевому адресу переписываетс в D-триггер З и далее на выход устройства. Одновременно отрицательным импульсом считывани счетчик 8 устанавливаетс по первому адресу блока 2 пам ти. В дальнейшем каждым тактом Т2-1 записи и Т2-2 считывани информации будет записыватьс в блоке 2 пам ти и списыватьс в D-триггер З. Когда на выходе счетчика 4 сигналов записи сформируетс сигнал заполнени , т.е. когда счетчик 4 будет установлен по О адресу , тй импульс заполнени счетчика 4 установит D-триггер 17 в состо ние О и запись информации в блок 2 пам ти будет продолжатьс , начина с нулевого адреса блока 2 пам ти. При этом, если в процессе записи очередной информации частота записи Тмзап превышает частоту считывани Т-|-2счит, то может оказатьс , что очередной адрес записи А совпадает с очередным адресом считывани В, формируемых счетчиками . 4 и 7. При этом на выходе блока 6 сравнени формируетс сигнал (сигнал высокого уровн . На выходе элемента И-НЕ 18 формируетс сигнал низкого уровн , который запрещает на выходе И-НЕ 22 и D- триггера 20 формирование импульсов записи.
При заполнении счетчика 7 сигналов считывани (когда запись идет с нулевого адреса) на выходе счетчика 7 формируетс сигнал низкого уровн , которым после элемента НЕ 21 триггер устанавливаетс в состо ние О, формиру на инверсном выходе положительный импульс, которым D- триггер 17 устанавливаетс в состо ние 1. При этом считывание информации из блока 2 пам ти начинаетс с нулевого адреса .
Если при этом частота записи Тмзап меньше частоты считывани П- зсчит, то после очередного считывани адреса.В в счетчике 7 окажетс старше адреса записи А, записанного с счетчик 4. При этом на выхо- де блока 6 сравнени формируетс сигнал высокого уровн , который после элемента И 16 и элемента ИЛИ 14 поступает на R-вход D-триггера З, удержива его в состо нии О. Одновременно сигнал высокого уровни поступает на вход D-триггера 24, запреща формирование импульсов считывани формирователем 12 сигналов считывани .
При нормальной работе устройства, когда частоты записи и считывани отлмча- ютс незначительно, первоначальное опережение записи над считыванием на половину емкости блока 2 пам ти достаточ-, но дл асинхронной передачи большего объема асинхронной информации.
Claims (5)
- Формула из обретени 1. Устройство передачи асинхронной информации, содержащее блок пам ти, адресный вход которого соединен с выходом мультиплексора, первый и второй входы которого соединены соответственно с выходами счетчика сигналов записи и счетчика сигналов считывани , выход которого.сое- динен с первым входом блока сравнени , а также формирователи сигналов записи и считывани , отличающеес тем, что,, с целью повышени надежности в работе устройства путем исключени возможности сост зани фронтов импульсов записи и считывани , введенычблок разделени сигналов и последовательно соединенные переключатель режима работы, блок запрета считывани и D-триггер, при этом вход записи-считывани блока пам ти соединен с адресным входом мультиплексора, со счетным входом счетчика сигналов записи и с выходом формировател сигналов записи, тактовый вход которого соединен с соответствующим выходом блока разделени сиг- налов, сигнальный выход которого соединен с входом блока пам ти, выход которого соединен с соответствующим входом D-триггера, выход формировател сигналов считывани - со счетным входом счетчика сигналов считывани , дополнительный выход которого соединен с первым входом переключател режимов работы, другой выход которого соединен с входом запрета записи формировател сигналов записи, выход счетчика сигналов записи со,- единен с вторым входом блока сравнени , а дополнительный выход счетчика сигналов записи - с вторым входом переключател режимов работы и с входом блока запрета считывани , выход которого соединен с входом запрета считывани формировател сигналов считывани , первый и второй выходы блока сравнени соединены с соответствующими входами переключател режимов работы, причем сигнальные входы формирователей сигналов записи и считывани и переключател режимов работы соединены между собой и вл ютс входом высокочастотного сигнала устройства, входом сброса которого вл ютс соединенные между собой входы сброса счетчика сигналов записи, счетчика сигналов считывани переключател режимов работы и блока запрета считывани , С-вход D-триггера соединен с входом тактовой частоты считывани формировател сигналов считывани и вл етс входом сигнала тактовой частоты считывани устройства, входом запуска которого вл етс соответствующий вход формировател сигналов записи.
- 2.Устройство по п. 1, о т л и ч а ю ще е- с тем, что формирователь сигналов записи содержит последовательно соединенные элемент И-НЕ и D-триггер, причем S- и С- входы D-триггера, первый и второй входы элемента И-НЕ и инверсный выход D-триггера вл ютс соответственно сигнальным входом, тактовым входом, входом запуска, входом запрета записи и выходом формировател сигналов записи.
- 3.Устройство по п. 1, о т л и ч а ю щ е е- с тем, что блок запрета считывани содержит последовательно соединенные D-триггер и элемент,ИЛИ, при этом S и С-входы D-триггера, второй вход и выход элемента ИЛ И вл ютс соответственно входом сброса , входом установки в О, входом и выходом блока запрета считывани .
- 4.Устройство по п. 1, о т л и ч а ю щ е е-, с тем, что переключатель режимов работы содержит последовательно соединенные элемент ИЛИ, первый D-триггер, к С-входу которого подключен выход первого элемента НЕ, а к пр мому и инверсному выходам - соответственно первые входы элементов И и И-НЕ, и последовательно соединенные второй элемент НЕ и второй D-триггер, инверсный быход которого срединен с первым входом элемента ИЛИ, причем вход второго элемента НЕ, вход первого элемента НЕ, второй вход элемента И, вторые входы элементов И-НЕ и ИЛИ и S-вход второго D- триггера и выходы элементов-И и И-НЕ вл ютс соответственно первым - четвертым входами, входом сброса и сигнальным входом и первым и вторым выходами переключател режимов работы.
- 5. Устройство по п. 1, о т л и ч а ю ще е- с тем, что формирователь сигналов считывани выполнен в виде D-тригтера, S-, D- и С-входы и инверсный выход которого вл ютс соответственно сигнальным входом,входом запрета считывани и тактовым входом и выходом формировател сигналов считывани .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894697561A SU1716612A1 (ru) | 1989-05-29 | 1989-05-29 | Устройство передачи асинхронной информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894697561A SU1716612A1 (ru) | 1989-05-29 | 1989-05-29 | Устройство передачи асинхронной информации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1716612A1 true SU1716612A1 (ru) | 1992-02-28 |
Family
ID=21450517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894697561A SU1716612A1 (ru) | 1989-05-29 | 1989-05-29 | Устройство передачи асинхронной информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1716612A1 (ru) |
-
1989
- 1989-05-29 SU SU894697561A patent/SU1716612A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР Me 1396287, кл. Н 04 J 3/06, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1716612A1 (ru) | Устройство передачи асинхронной информации | |
CN108416176B (zh) | 一种dram控制器的抗干扰方法和电路及芯片 | |
US6127870A (en) | Output delay circuit | |
EP0466934B1 (en) | Data carrier | |
US4881242A (en) | Circuit arrangement for the transmission of data signals | |
CN208061205U (zh) | 一种dram控制器的抗干扰电路及芯片 | |
CN112650468B (zh) | 一种零延迟fifo电路及电子设备 | |
SU1513520A1 (ru) | Стековое запоминающее устройство | |
SU1277433A2 (ru) | Устройство декодировани тональных сигналов | |
US4839912A (en) | Switching circuit arrangement for monitoring a binary signal | |
SU1056174A1 (ru) | Устройство дл вывода информации | |
SU1423981A1 (ru) | Устройство дл программного управлени | |
SU511710A1 (ru) | Устройство дл преобразовани структуры дискретной информации | |
SU1140172A1 (ru) | Логическое запоминающее устройство | |
SU1104679A1 (ru) | Устройство циклового фазировани аппаратуры передачи дискретной информации | |
SU1012448A1 (ru) | Устройство дл оценки каналов и выбора оптимальных частот св зи | |
RU1809536C (ru) | "Устройство дл декодировани кода "Манчестер-2" | |
SU720507A1 (ru) | Буферное запоминающее устройство | |
SU1262494A1 (ru) | Устройство дл управлени обращением к пам ти | |
SU1215133A1 (ru) | Трехканальное резервированное запоминающее устройство | |
SU1249520A1 (ru) | Устройство дл контрол передачи информации | |
SU1425695A1 (ru) | Устройство дл сопр жени источника и приемника информации | |
SU1024990A1 (ru) | Устройство дл контрол оперативной пам ти | |
SU1170508A1 (ru) | Устройство дл записи информации в электрически программируемый накопитель | |
SU1241247A1 (ru) | Устройство дл ввода информации |