SU1711167A1 - Устройство дл мажоритарного выбора сигналов - Google Patents
Устройство дл мажоритарного выбора сигналов Download PDFInfo
- Publication number
- SU1711167A1 SU1711167A1 SU884622554A SU4622554A SU1711167A1 SU 1711167 A1 SU1711167 A1 SU 1711167A1 SU 884622554 A SU884622554 A SU 884622554A SU 4622554 A SU4622554 A SU 4622554A SU 1711167 A1 SU1711167 A1 SU 1711167A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- trigger
- information
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть ис пользовано при построении резервированных систем управлени повышенной точности, в частности в системах обработки и передачи служебной и измерительной информации . Цель изобретени - расширение области применени устройства за счет обработки асинхронных кодовых сообщений переменной длины. Устройство содержит мажоритарный элемент, первый - четвертый регистры сдвига, первый - шестой элементы ИЛИ, первый - п тый элементы И, первый - третий блоки элементов И, блок элементов ИЛИ, дешифратор, блок вычислени среднего значени , мультиплексор, формирователь одиночного импульса, счетчик длины кода, счетчик адреса, первый - четвертый сумматоры по модулю два, коммутатор , регистр хранени кода, счетный триггер, первый и второй триггеры управлени , регистр хранени кода длины входной последовательности, первый и второй триггеры времени, триггер готовности, элемент ЗИ-ИЛИ и элемент задержки. 5 ил. сл С
Description
Изобретение относитс к автоматике и вычислительной технике и может, быть использовано при построении резервированных автоматических систем управлени повышенной точности, в частности в системах обработки и передачи служебной и измерительной информации.
Цель изобретени - расширение области применени устройства путем обеспече- ни обработки асинхронных кодовых сообщений переменной длины.
На фиг. 1 представлена структурна схема устройства дл мажоритарного выбора сигналов; на фиг. 2 - структурна схема блока вычислени среднего значени ; на фиг. 3 - структурна схема счетчика длины кода; на фиг. 4 - структура информации в регистре хранени кода; на фиг. 5 - граф переходов и
состо ний первого и второго триггеров вре- - мени.
Устройство дл мажоритарного выбора сигналов (фиг. 1) содержит первый - четвертый регистры сдвига 1-4, регистр 5 хранени кода, регистр 6 хранени кода длины входной последовательности, мажоритарный элемент 7, блок 8 вычислени среднего значени , дешифратор 9, коммутатор 10, мультиплексор 11, счетчик 12 длины кода, счетчик 13 адреса, первый триггер 14 управлени , триггер 15 готовности, счетный триггер 16, второй триггер 17 управлени , первый 18 и второй 19 триггеры времени, первый - четвертый сумматоры 20-23 по модулю два, первый - третий блоки элементов И 24-26, элементы ИЛИ 27-32, элементы И 33-37, элемент ЗИ-ИЛИ 38, элемент- ЗЭ
О
1
задержки, формирователь 40 одиночного импульса, блок элементов ИЛИ 41, информационные входы 42-44 устройства, вход 45 синхронизации устройства, вход 46 запуска устройства, выход 47 ошибки устройства, тактовый выход 48 устройства, информационный выход 49 устройства, выход 50 готовности устройства.
Блок 8 вычислени среднего значени (фиг. 2) содержит сумматор 51 и блок 52 посто нной пам ти.
Счетчик 12 длины кода (фиг. 3) содержит счетчик 53 тактов, схемы 54-56 сравнени , генератор 57 константы, блок элементов НЕ 58.
Регистры 1-3 сдвига предназначены дл приема, хранени и выдачи младших разр дов измерительных частей входных последовательностей, кажда из которых содержит D разр дов..Запись информации в регистры 1-3 осуществл етс за D тактов по заднему фронту синхроимпульсов, поступающих с выхода элемента И 34 при наличии единичного сигнала на входе V (формируетс на единичном выходе триггера 16). Сброс регистров в нуль осуществл - етс после окончани обработки сообщени в устройстве и записи усредненного значени измер емого параметра в регистр 6 хра- нени сигналом с единичного выхода триггера 15.
Регистр 4 сдвига предназначен дл приема , хранени и выдачи мажоритарных разр дов служебной части и старших разр дов измерительной.части входных последовательностей (с разр дов). Запись информа- ции в регистр 4 производитс за С тактов синхроимпульсами, поступающими с выхода элемента И 34. При записи флуктуирующей части измер емого параметра (D тактов) запись информации в регистр 4 не производитс , так как она блокируетс элементом И 33, носдвигзаписанной информации продолжаетс до тех пор, пока не будет прин то все сообщение. Разр дность регистра 4 должна быть равна максимальному числу разр дов кода с/зобщени . Сброс регистра 4 в нуль осуществл етс также, как и регистров 1-3.
Регистр 5 предназначен дл приема, хранени и выдачи сформированной выход- ной последовательности (С+ Оразр дов), а также дл хранени и выдачи на выход 47 устройства сигнала ошибки об искажении выходной последовательности.
Регистр 6 предназначен дл приема, хранени и выдачи кодов длины всей входной последовательности (C+D) и ее первой части С. Эти коды располагаютс в старших разр дах сообщени и занимают К разр дов . Запись в регистр 6 этих кодов проходит
по К младшим информационным выходам регистра 4 после того, как они будут в него прин ты задним фронтом импульса, поступающего на синхровход регистра 6 с выхода 12,1 счетчика 12.
Мажоритарный элемент 7 формирует служебную часть и старшие разр ды измерительной части выходной последовательности путем поразр дного мажоритировани служебных частей входных последовательностей .
Блок 8 определ ет среднее арифметическое значение флуктуирующей части параметра , записанных в регистры 1-3 и удовлетвор ющих критерию четности. Значени параметра, удовлетвор ющие Крите-, рию четности, поступают на входы сумматора 51. Сумма значений параметра поступает на входы младших разр дов адреса блока 52 пам ти, старший разр д адреса формируетс элементом ИЛИ 27. Он равен нулю, если все три значени параметра удовлетвор ют критерию четности и равен единице, если одно из значений параметра не удовлетвор ет критерию четности и вместо него на входы блока 8 поступает нулевой код. В этом случае из блока 52 пам ти информаци считываетс из старших чеек (с единичным значением старших разр дов), в которых записано среднее из двух значений измер емой величины. Среднее значение параметра подаетс на выходы 8.1 блока. На выходы 9.2 блока поступает значение суммы параметров, котора равна значению параметра, если в двух каналах обнаружена ошибка.
Дешифратор 9 преобразует сигналы, формируемые сумматорами по модулю два 20-22 и свидетельствующие об искажении информационных частей входных последовательностей , и выдает сигналы, управл ющие процессом их обработки. Сигнал на выходе 9.0 свидетельствует об отсутствии искажений, сигналы на выходах 9.1, 9.2 или 9.4-9.3,9.5, или 9.6 - об искажении одной из трех последовательностей, сигнал на выходе 9,7 - об искажении всех трех информационных частей входных последовательностей.
Коммутатор 10 коммутирует на информационный вход регистра 5 результат обработки информационных частей трех входных последовательностей. При нулевом сигнале на его управл ющем входе на выход поступает код с выхода 8.1 блока 8, что соответствует усреднению значений неискаженных последовательностей, а при единице на управл ющем входе,, на выход поступает код с выхода 8.2 блока 8, который совпадает с кодом единственной неискаженной входной последовательности.
Мультиплексор 11 преобразует параллельный код, поступающий с выхода регистра 5 в последовательный. Выходной сигнал по вл етс только при наличии синхроимпульсов и на выходе V. На адресный вход мультиплексора 11 подаетс код с выхода счетчика 13, по которому последовательно; выбираютс сначала разр ды первой части выходной последовательности, а потом второй части. Счетчик 12 отсчитывает длину кода значений величин С и C+D данной последовательности , а также длину первой (С разр дов) части и общую длину (C+D разр дов ) входной последовательности, выдава импульсы соответственно на выходах 12.1, 12.3, и 12.2.
По заднему фронту синхроимпульсов с выхода элемента И 34 содержимое счетчика тактов 53 увеличиваетс на единицу. Генератор константы 57 формирует двоичный код длины пол К входной последовательности , т.е. количество разр дов, отведенное в ней дл записи кода всей своей длины и длины служебной и неизменной измерительной частей сообщений. Значени счетчика и константы сравниваютс на элементе 54 сравнени . Когда эти величины равны в момент поступлени сдвинутого синхроимпульса с выхода элемента 39 задержки на управл ющий вход элемента 54 сравнени им вырабатываетс импульс, поступающий на выход 12.1 счетчика 12.. По этому импульсу в регистр 6 записываютс значени величин С и C+D, которые поступают соответственно на элементы 55 и 56 сравнени . В моменты совпадени значений счетчика 53 и значений величин С и OD по сигналу V соответственно схемы 55 и 56 сравнени выдают импульсы на выходы 12.3 и 12.2 счетчика 12. Разр дность счетчика 53 тактов выбрана такой, чтобы максимальное число, записанное в нем, равн лось максимальной длине входного сообщени устройства . Тогда инверсный код, сформированный с помощью блока элементов НЕ 58 на информационных выходах счетчика 12, определ ет число пустых, незаполненных разр дов в регистре 5 после приема в нем обработанного текущего сообщени . Сброс счетчика 12 в нуль производитс единичным сигналом с выхода триггера 15.
Счетчик 13 формирует адресные коды на входе мультиплексора 11. Он начинает работать при по влении единичного сигнала на его управл ющем V входе тогда, когда обработанное сообщение переписалось в регистр 5. Изменение состо ни счетчика происходит по заднему фронту синхроимпульса , поступающего на его счетный вход
с входа 45 устройства. Перед началом отсчета адресов по заднему фронту импульса, поступающему с выхода элемента И 36 на синхровход счетчика 13, в него с инверсных
информационных выходов счетчика 12 записываетс число свободных разр дов в регистре 5. Поэтому адреса мультиплексора 11 начинают формироватьс с номера первого зан того разр да в регистре 5.
Триггер 14 формирует временное окно, в течение которого осуществл етс прием полной входной последовательности в регистры 1-4. Он устанавливаетс в единичное значение сигналом на S-входе, поступающим с входа 46 устройства и служащим стробом начала входной последовательности. Этотсигнал вырабатываетс источником сообщений . Сброс триггера 14 в нуль по R-вхо- ду осуществл етс импульсом с выхода 12.2
счетчика 12, который выдаетс после приема в устройство последнего разр да сообщени .
Триггер 15 вл етс триггером готовности устройства к приему очередного сообщени . Он устанавливаетс в единичное состо ние задним фронтом импульса с выхода элемента И 36, вырабатываемым по завершению обработки предыдущего сообщени в устройстве и после записи его в
регистр 5, который поступает на I- и С-входы триггера 15. Сброс триггера 15 в нуль осуществл етс подачей на его R-вход строба начала очередного сообщени с входа 46 устройства.
Триггер 16 формирует сигналы, управл ющие приемом первой (единица на инверсном выходе) и второй (единица на пр мом выходе) частей входных последовательностей .
Триггер 17 формирует временное окно, в течение которого осуществл етс выдача обработанного сообщени из регистра 5 через мультиплексор 11 на выход 49 устройства . Триггер 17 устанавливаетс в единичное
значение задним фронтом единичного сигнала на входах I и С с выхода элемента И 36, который возникает после окончани приема входной последовательности в регистры 1- 4. Сброс триггера 17 в нуль осуществл етс
по R-входу единичным сигналом с выхода одновибратора 40, когда счетчик 13 обну- литс .
Триггер 18 формирует интервал времени , когда устройство зан то приемом очередного сообщени и выдачей предыдущего. Он переключаетс по задне- иму фронту синхроимпульсов с входа 45 устройства в зависимости от сигнала на D-входе.
Триггер 19 формирует интервал времени от начала приема очередной последовательности до начала ее выдачи. Он переключаетс по заднему фронту синхроимпульса с входа 45 устройства в зависимости от значени сигнала на D-входе.
Сумматоры по модулю два 20-22 осуществл ют контроль на четность поступающих на входы 42-44 младших разр дов измерительных частей входных последовательностей после записи их в регистры 1-3 соответственно. При нечетном числе единиц в этой части последовательности на выходе элемента 20 (21, 22) формируетс единичный сигнал.
Сумматор по модулю два 23 осуществл ет контроль на четность мажоритирован- ной последовательности служебной и старших разр дов измерительной части входных кодовых сообщений. При нечетном числе единиц в этой части сообщени из выхода элемента 23 формируетс единичный сигнал.
Блоки элементов И 24-26 разрешают поступление на информационные входы блока 8 информационных частей входных последовательностей, если контроль на четность не обнаружил их искажени . Дл этого на их инверсные входы подаетс сигнал с выходов элементов 20-22 соответственно.
Элемент ИЛИ 27 формирует сигнал об искажении одной из трех, а элемент ИЛИ 28 - двух из трех поступивших в регистры 1-3 информационных частей входных последовательностей .
Элемент ИЛИ 29 формирует общий сигнал ошибки, во-первых, когда обнаружены искажени при контроле на четность в ма- жоритированной части сообщени , и, во- вторых, когда изложены все три поступившие в регистры 1-3 информацион- HBie части входных последовательностей.
Элемент ИЛИ 30 формрует единичный сигнал при окончании первой части сообщени и при окончании второй части сообщени , который используетс при переключении триггера 16.
Элемент ИЛИ 31 формирует сигнал ненулевого значени счетчика 13.
Элемент ИЛИ 32 формирует управл ющий сигнал дл переключени триггера 19. Единичный сигнал на выходе этого элемента наблюдаетс с момента времени, когда устройство начало прием очередной входной последовательности и до момента начала выдачи этого сообщени .
Элемент И 33 служит дл передачи на информационный вход регистра 4 только служебной и не подверженной флуктуаци м
измерительной части входного сообщени . После окончани приема этих частей сообщени он зыкрываетс по инверсному входу единичным сигналом с триггера 16.
5Элемент И 34 формирует последовательность импульсов, число которых равно числу разр дов в принимаемом сообщении (C+D-разр дов), путем передачи на свой выход синхроимпульсов с синхровхода 45 уст0 ройства только при единичном значении триггера 14.
Элемент И 35 обеспечивает передачу сдвинутых синхроимпульсов с выхода элемента 36 задержки на управл ющий вход
5 мультиплексора 11 только тогда, когда работает счетчик 13, о чем свидетельствует единичный сигнал на выходе элемента ИЛИ 31, поступающий на вход элемента И 35.
Элемент И 36 служит дл формировани
0 импульсного сигнала готовности устройства к выдаче очередного сообщени , о чем свидетельствует единичный сигнал с инверсного выхода триггера 14, говор щий об окончании приема очередного сообщени , и
5 нулевой сигнал с выхода триггера 17, говор щий об окончании выдачи предыдущего сообщени . При наличии этих сигналов через элемент И 36 проходит сдвинутый синхроимпульс с элемента задержки 39.
0 Элемент И 37 формирует сигнал окончани выдачи очередного сообщени . Единичный сигнал на выходе этого элемента присутствует тогда, когда триггер 17 находитс в нулевом, а триггер 19-в единичном
5 состо ни х.
Элемент И-ИЛИ 38 служит дл формировани сигнала управлени триггером 18. Единичный сигнал на выходе этого элемента по вл етс в момент, когда устройство
0 одновременно и принимает и выдает информацию , а снимаетс в момент, когда в устройстве заканчиваетс один из этих процессов.
Блок элемента ИЛИ 41 служит дл пра5 вильного размещени в разр дах регистра 5 младших разр дов сообщени с выхода блока 8 и смыкани их с частью старших разр дов, поступающих с выходов регистра 4 на вход D1 регистра 5.
0 Элемент 39 задержки служит дл получени сдвинутой во времени последовательности синхроимпульсов. Временна задержка синхроимпульсов должна быть больше, чем врем последовательного сра5 батывани элемента И 34, счётчика 12, триггера 14, элемента И 36.
Формирователь 40 одиночного импульса формирует импульс, указывающий об окончании выдачи очередного сообщени
из устройства. Он запускаетс задним фронтом сигнала с выхода элемента ИЛИ 31.
Устройство работает следующим образом .
В исходном состо нии регистры 1-4, регистр 6, счетчики 12 и 13, триггеры 14, 16-19 установлены в нулевое состо ние, а триггер
15- в единичное. Цепи установки в начальное состо ние не показаны, В блоке 52 пам ти записаны коды, соответствующие среднему арифметическому значению флуктуирующей части значений параметра, поступающих на входы сумматора 51. При этом в младших чейках блока пам ти записаны средние по трем значени м, а в старших чейках (старший разр д адреса равен единице) - записаны средние по двум значени м .
Перед началом поступлени информации на входы 42-44 устройства в период между синхроимпульсами на вход 46 поступает строб, извещающий о начале передачи информации. При этом триггер 14 переключаетс в единичное состо ние и открывает элемент И 34, через который синхроимпульсы с входа 45 устройства начинают поступать на синхровходы регистров 1-4 и на счетный вход счетчика 12. При этом информационные входы регистров 1-3 закрыты нулевым сигналом триггера 16, а элемент И 33 этим же ..сигналом открыт. По заднему фронту каждого синхроимпульса очередной разр д мажоритированной старшей части сообщений, содержащей служебную часть и не подверженную флуктуаци м измерительную часть сообщени , записываетс в регистр 4, а ранее записанные более старшие разр ды сдвигаютс в регистре 4 вправо. В
то же врем на единицу увеличиваетс содержимое счетчика 12, который ведет подсчет числа прин тых разр дов.
Когда в регистр 4 прин ты все К старших разр дов сообщени , содержащие информацию о длине всего сообщени C+D и его первой части С, в момент действи сдвинутого элементом задержкой 39 синхроимпульса на V-входе счетчика 12, на его выходе 12.1 по витс импульс. Этот импульс своим задним фронтом запишет в регистр 6 коды значени величины С и C+D.
Когда значение счетчика 12 станет равным величине С, т.е. длине первой части сообщени , на его выходе 12.3 по приходу сдвинутого элементом 29 задержки синхроимпульса по витс единичный импульс, который , пройд через элемент ИЛИ 30, переключит триггер 16 в единичное состо ние . Сигнал с единичного выхода триггера
16закроет элемент И 33 и откроет по управл ющим V-входам регистры 1-3 дл приема
в них информации с входов 42-44 устройства . С этого момента втора часть сообщений из трех каналов записываетс в регистры 1-3, а в регистре 4 продолжаетс сдвиг записанной информации вправо с записью в освобождающиес слева разр ды нулей.
Когда содержимое счетчика 12 станет равным величине C+D, что говорит о приеме всего сообщени в устройство, на его выхо0 де 12.2 по сдвинутому синхроимпульсу по витс импульс, который сбросит триггер 14 в нулевое состо ние и тем самым закроет элемент И 34, запретив запись информации во входные регистры 1-4. Этот же импульс
5 счетчика 12, пройд через элемент ИЛИ 30, переведет триггер 16 в нулевое состо ние. После установки триггера 14 в единичное состо ние сигнал с его пр мого выхода через элемент ИЛИ 32 поступит на D-вход
0 триггера 19 и по заднему фронту синхроимпульса установит его в единичное состо ние . Так как в устройстве выдача информации отсутствует, то триггер 17 в нулевом состо нии и элемент И 36 по инвер5 сному входу открыт. После завершени приема входного сообщени единичный сигнал с инверсного выхода триггера 14 поступит , на вход элемента И 36, который станет открытым по всем входам и сдвинутый эле0 ментом 39 задержки синхроимпульс пройдет элемент И 36 и запишет инверсное значение содержимого счетчика 12 в счетчик 13, установит триггеры 15 и 17 в единичное состо ние. Единичный сигнал с выхода
5 триггера 17 закроет по инверсному входу элемент И 37, нулевой сигнал по витс на выходе элемента ИЛИ 32 и сбросит его по заднему фронту первого синхроимпульса в нуль. Сигнал с выхода триггера 17 закроет
0 также элемент И 36 и запустит счетчик 13, перевед устройство в режим выдачи информации . Одйовременно единичный, сигнал триггера 15 поступает на выход 50 устройства, указыва на его готовность к
5 приему очередного сообщени .
Перед началом выдачи сообщени импульс с выхода элемента И 36 вместе с уста- новкрй триггера 17 своим задним фронтом запишет обработанное сообщение в ре0 гистр 5. При. этом обработка сообщени , кроме мажоритировани на входе старшей его части, заключаетс в следующем. Параллельные коды флуктуирующей части измерительной информации, соответствующие
5 трем каналам измерени , поступают на сумматоры 20-22 по модулю два соответственно . Если в одном-из каналов обнаружено нарушение четности, то соответствующий сумматор по модулю два сформирует единичный сигнал, который поступит на инверсный управл ющий вход соответствующего этому каналу блока элементов И (из числа 24-26). Этот блок элементов И запретит передачу сбойной части сообщени на блок 8 вычислени среднего. Одновременно сигнал с выходов сумматоров 20-22 по модулю два поступает на входы дешифратора 9, который совместно с элементами ИЛИ 27-29 обеспечивает анализ результата контрол на четность флуктуирующей части измерений . Если во всех трех каналах ошибок не обнаружено, то все три сообщени поступают на входы блока 8 вычислени среднего, который определ ет среднее значение из трех измерений и через коммутатор 10 передает на входы блока элементов ИЛИ 41. Если обнаружен сбой в одном канале, то элемент ИЛИ 27 вырабатывает единичный сигнал, который поступает на управл ющий вход блока 8 и последний вычисл ет среднее значение по двум измерени м. Если же сбойные сообщени обнаружены в двух каналах сразу, то единичный сигнал по вл етс на выходе элемента ИЛИ 28, открываетс второй информационный вход коммутатора 10, первый закрываетс , и измерительна информаци из единственного интенсивного канала без сбоев с выхода 8.2 блока 8 через коммутатор 10 поступает на входы блока элементов ИЛИ 41. Если ошибки обнаружены во всех трех каналах или если ошибка по нечетности обнаружена в первой части сообщени сумматором по модулю два 23, то .единичный сигнал по витс на выходе элемента ИЛИ 29 и он будет записан в специальный нулевой разр д ошибки регистра 5 и поступит на выход 47 ошибки устройства.
На соответствующие разр дные входы блока элементов ИЛИ 41 поступают D макс разр дов с выхода коммутатора 10 (Омакс максимальное число разр дов в флуктуирующей измерительной части входного сообщени ) и Омакс младших разр дов с информационных выходов регистра 4. В результате на выходе D1 регистра 5 в общем случае присутствуют все разр ды второй части сообщени и младшие разр ды первой части сообщений. При этом самый младший разр д переменной первой части сообщени соединен с самым старшим разр дов второй его части. По входу D2 в регистр 5 записываютс старшие разр ды первой части сообщени (фиг. 4),
Единичный сигнал с выхода триггера 15 сбросит регистры 1-4 и счетчик 12 в нуль, подготовит их к приему очередного сообщени .
В счетчике 13 после записи в него инверсного значени счетчика 12 записан код
номера разр да регистра 5, в следующем за которым записан старший разр д сообщени . При единичном сигнале на управл ющем V-входе счетчика 13 начнет подсчет
входных синхроимпульсов, измен свое значение на единицу по заднему фронту каждого синхроимпульса. Значение счетчика 13, которое определ ет номер очередного разр да сообщени в регистре 5,
0 подлежащего выдаче на выход 49 устройства , поступает на счетные входы мультиплексора 11. При нулевом значении счетчика 13 на выходе элемента ИЛИ 31 присутствует единичный сигнал, который открывает эле5 мент И 35, и через него сдвинутые синхроимпульсы поступают на управл ющий вход мультиплексора 11, разреша выдачу очередного разр да сообщени только тогда, когда установитс новое значение счетчика
0 13. Импульсы с выхода элемента И 35 поступают также на выход 48 устройства, определ границы тактов выходной последовательности.
Когда выдача всего сообщени завер5 шитс , счетчик 13 примет по переполнению нулевое значение (разр дность счетчика 13 такова, что максимальное число, записанное в нем, равно разр дности регистра 5, т.е. максимальной разр дности сообщени ).
0 Элемент ИЛИ 31 выработает нулевое значение на-своем выходе. В это врем сработает формирователь 40, импульс которого установит триггер 17 в нулевое состо ние. Нулевой сигнал с выхода триггера 17 запретит
5 работу счетчика 13 и откроет по инверсному входу элемент И 36, подготавлива его к запуску очередной операции выдачи информации .
Если к моменту завершени выдачи оче0 редного сообщени следующее сообщение уже полностью прин то в регистры 1-4 устройства , то элемент И 36.открыт единичными сигналами с выходов триггеров 14 и 19 и сдвинутый синхроимпульс запускает через
5 элемент И 36 операцию выдачи следующего сообщени . Если же к моменту завершени выдачи очередного сообщени прием нового сообщени еще не завершен, то элемент И 36 закрыт нулевым сигналом с триггера 14
0 и операци выдачи откладываетс до момента завершени приема.
В устройстве возможна ситуаци , когда прием очередного сообщени завершен, а выдача предыдущего сообщени продолжа5 етс . В этом случае факт наличи информации во входных регистрах 1-4 запоминаетс триггером 18, который поддерживает в еди- , ничном состо нии триггер 19, который своим единичным сигналом с пр мого выхода открывает элемент И 36. Как только выдача
завершаетс , по инверсному входу откроетс элемент И 36 и задержанный синхроимпульс с его выхода запустит новую операцию выдачи информации и, установив триггер 15 в единичное состо ние, разрешит прием очередного сообщени (фиг. 5).
Таким образом, предложенное устройство позвол ет принимать и передавать кодовые сообщени переменной длины, следующие асинхронно во времени с контролем на четность и мажоритарным выбором сигналов и одновременно увеличивает точность измерительной информации до потенциальной , использу ее избыточность при измерении по трем независимым каналам .
Ф о р м у л а и з о б р е т е н и Устройство дл мажоритарного выбора сигналов, содержащее мажоритарный элемент , первый - четвертый регистры сдвига, первый - четвертый элементы ИЛИ, первый - третий блоки элементов И, дешифратор, блок вычислени среднего значени , мультиплексор , формирователь одиночного им-; пульса, счетчик длины кода, первый - четвертый сумматоры по модулю два, коммутатор , регистр хранени кода, счетный триггер и первый триггер управлени , единичный вход которого подключен к входу запуска устройства, первый и второй выходы счетчика длины кода соединены с одноименными входами первого элемента ИЛИ, выход которого подключен к счетному входу счетного триггера, выход которого соединен с входами управлени сдвигом первого - третьего регистров сдвига, информационные входы которых вл ютс первым - третьим информационными входами устройства и подключены к соответствующим входам мажоритарного элемента, а выходы соединены с первыми входами одноименных блоков элементов И и входами одноименных сумматоров по модулю два, выходы которых подключены к соответствующим входам дешифратора и вторым входам одноименных блоков элементов И, выходы которых подключены к соответствующим информационным входам блока вычислени среднего значени , вход управлени количеством усредн емых сигналов которого соединен с выходом второго элемента ИЛИ, а выход - с группой информационных входов коммутатора, управл ющий вход которого подключен к выходу третьего элемента ИЛИ, группа выходов четвертого регистра сдвига соединена с группой информационных входов старших разр дов регистра хранени кода и входом четвертого сумматора по модулю два, выход которого подключен
к первому входу четвертого элемента ИЛИ, второй вход которого соединен с первым выходом дешифратора, а выход - с входом дополнительного разр да ошибки регистра
хранени кода, выход этого разр да вл етс выходом ошибки устройства, а выходы остальных разр дов регистра хранени кода подключены к информационному входу мультиплексора, выход которого вл етс
0 информационным выходом устройства, второй - четвертый выходы дешифратора соединены с соответствующими входами второго элемента ИЛИ, а п тый - седьмой выходы дешифратора подключены к соот5 ветствующим входам третьего элемента ИЛИ, отличающеес тем, что, с целью расширени области применени устройства путем обеспечени обработки асинхронных кодовых сообщений переменной
0 длины, в него введены счетчик адреса, блок элементов ИЛИ, первый - п тый элементы И, регистр хранени кода длины входной последовательности, п тый и шестой элементы ИЛИ, первый и второй триггеры вре5 мени, триггер готовности, второй триггер управлени , элемент ЗИ-ИЛИ и элемент задержки , вход которого, вл етс входом синхронизации устройства и соединен с первым входом первого элемента И, синх0 ровходами первого и второго триггеров времени и счетным входом счетчика адреса, установочный вход которого подключен к третьему выходу счетчика длины коды, а выход - к адресному входу мультиплексора и
5 группе входов п того элемента ИЛИ, выход которого соединен с входом формировател одиночного импульса и первым входом второго элемента И, выход которого подключен к входу блокировки мультиплексора и такто0 вому выходу устройства, выход готовности которого подключен к выходу триггера готовности , входам установки в О первого - четвертого регистров сдвига и счетчика длины кода, счетный вход которого соединен с
5 выходом первого элемента И и синхровхо- дами первого - четвертого регистров сдвига , вход управлени счетом - с выходом элемента задержки, первым входом третьего элемента И и вторым входом второго эле0 мента И, а установочный вход - с выходом регистра хранени кода длины входной последовательности , информационный вход ко- торого подключен к группе выходов четвертого регистра сдвига, а синхровход - к
5 четвертому выходу счетчика длины кода, выход мажоритарного элемента соединен с первым входом четвертого элемента И, второй вход которого подключен к выходу счетного триггерам выход-к информационному входу четвертого регистра сдвига, группа выходов
которого соединена с первой группой входов блока элементов ИЛИ, втора группа входов которого подключена к группе выходов блока вычислени среднего значени , а группа выходов-к группе информационных входов младших разр дов регистра хранени кода, синхровход которого соединен с выходом третьего элемента И, синхровхо- дом счетчика адреса, установочными входами второго триггера управлени и триггера готовности, вход сброса которого подключен к входу запуска устройства, выход формировател одиночного импульса соединен с входом сброса второго триггера управлени , выход которого подключен к управл ющему входу счетчика адреса, второму входу третьего элемента И, первому входу п того элемента И, первому и второму входам элемента ЗИ-ИЛИ, выход которого соединен с
0
5
информационным входом первого триггера времени, выход которого подключен к третьему и четвертому входам элемента ЗИ- ИЛИ и первому входу, шестого элемента ИЛИ, второй вход которого соединен с пр мым выходом первого f риггера управлени , вторым входом первого элемента И, п тым и шестым входами элемента ЗИ-ИЛИ, а выход подключен к информационному входу второго триггера времени, выход которого соединен с третьим, входом третьего элемента И и вторым входом п того, элемента И, выход которого подключен к третьему входу шестого элемента ИЛИ, первый выход-счетчика длины ко да соединен с нулевым входом первого триггера управлени , инверсный выход которого подключен к четвертому входу третьего элемента И.
20
Щи г. 2
Запись из Я6Ц Смаке
R65
разр ды
Фиг. 4
ФигЗ
Зались из 5лоха ЯЛЙ35
&Atff#C
Разр д / eti/t/fat/
Конец вь/ймц
Коны
8ыЗачи
ГЙ.О х
Ti7«o } исходное состо ние
й«ш aputm сообщени
Прием со0$щени 3 RS ( + 4
K«ft /jpi/гма
iflN Перезапись снабжени Л R&5 - ЛСГ«
wf« переымси
ио$щ&ни Начало приема слгЗувщги
Прием с/ндующеи, &ыдши1 nptSuiSymezo сообщений
Kwu приема
Claims (3)
- Формула изобретенияУстройство для мажоритарного выбора сигналов, содержащее мажоритарный элемент, первый - четвертый регистры сдвига, первый - четвертый элементы ИЛИ, первый - третий блоки элементов И, дешифратор, блок вычисления среднего значения, мультиплексор, формирователь одиночного импульса, счетчик длины кода, первый четвертый сумматоры по модулю два, коммутатор, регистр хранения кода, счетный триггер и первый триггер управления, единичный вход которого подключен к входу запуска устройства, первый и второй выходы счетчика длины кода соединены с одноименными входами первого элемента ИЛИ, выход которого подключен к счетному входу счетного триггера, выход которого соединен с входами управления сдвигом первого третьего регистров сдвига, информационные входы которых являются первым третьим информационными входами устройства и подключены к соответствующим входам мажоритарного элемента, а выходы соединены с первыми входами одноименных блоков элементов И и входами одноименных сумматоров по модулю два, выходы которых подключены к соответствующим входам дешифратора и вторым входам одноименных блоков элементов И, выходы которых подключены к соответствующим информационным входам блока вычисления среднего значения, вход управления количеством усредняемых сигналов которого соединен с выходом второго элемента ИЛИ, а выход - с группой информационных входов коммутатора, управляющий вход которого подключен к выходу третьего элемента ИЛИ, группа выходов четвертого регистра сдвига соединена с группой информационных входов старших разрядов регистра хранения кода и входом четвертого сумматора по модулю два, выход которого подключен к первому входу четвертого элемента ИЛИ, второй вход которого соединен с первым выходом дешифратора, а выход - с входом дополнительного разряда ошибки регистра хранения кода, выход этого разряда является выходом ошибки устройства, а выходы остальных разрядов регистра хранения кода подключены к информационному входу мультиплексора, выход которого является информационным выходом устройства, второй - четвертый выходы дешифратора соединены с соответствующими входами второго элемента ИЛИ, а пятый - седьмой выходы дешифратора подключены к соответствующим входам третьего элемента ИЛ И,отличающееся тем, что, с целыерасширения области применения устройства путем обеспечения обработки асинхронных кодовых сообщений переменной длины, в него введены счетчик адреса, блок элементов ИЛИ, первый - пятый элементы И, регистр хранения кода длины входной последовательности, пятый и шестой элементы ИЛИ, первый и второй триггеры времени, триггер готовности, второй триггер управления, элемент ЗИ-ИЛИ и элемент задержки, вход которого является входом синхронизации устройства и соединен с первым входом первого элемента И, синхровходами первого и второго триггеров времени и счетным входом счетчика адре. а, установочный вход которого подключен к третьему выходу счетчика длины коды, а выход - к адресному входу мультиплексора и группе входов пятого элемента ИЛИ, выход которого соединен с входом формирователя одиночного импульса и первым входом второго элемента И, выход которого подключен к входу блокировки мультиплексора и тактовому выходу устройства, выход готовности которого подключен к выходу триггера готовности, входам установки в О первого четвертого регистров сдвига и счетчика длины кода, счетный вход которого соединен с выходом первого элемента И и синхровходами первого - четвертого регистров сдвига, вход управления счетом - с выходом элемента задержки, первым входом третьего элемента И и вторым входом второго элемента И, а установочный вход - с выходом регистра хранения кода длины входной последовательности, информационный вход которого подключен к группе выходов четвертого регистра сдвига, а синхровход - к четвертому выходу счетчика длины кода, выход мажоритарного элемента соединен с первым входом четвертого элемента И, второй вход которого подключен к выходу счетного триггера, а выход-к информационному входу четвертого регистра сдвига, группа выходов которого соединена с первой группой входов блока элементов ИЛИ, вторая группа входов которого подключена к группе выходов блока вычисления среднего значения, а группа выходов - к группе информационных 5 входов младших разрядов регистра хранения кода, синхровход которого соединен с выходом третьего элемента И, синхровходом счетчика адреса, установочными входами второго триггера управления и триггера готовности, вход сброса которого подключен к входу запуска устройства, выход формирователя одиночного импульса соединен с входом сброса второго триггера управления, выход которого подключен к управляющему входу счетчика адреса, второму входу третьего элемента И, первому входу пятого элемента И, первому и второму входам элемента ЗИ-ИЛИ, выход которого соединен с информационным входом первого триггера времени, выход которого подключен к третьему и четвертому входам элемента ЗИИЛИ и первому входу шестого элемента ИЛИ, второй вход которого соединен с прямым выходом первого триггера управления, вторым входом первого элемента И, пятым и шестым входами элемента ЗИ-ИЛИ, а выход подключен к информационному вхо10 ду второго триггера времени, выход которого соединен с третьим, входом третьего элемента И и вторым входом пятого элемента И, выход которого подключен к третьему входу шестого элемента ИЛИ, 15 первый выход счетчика длины кода соединен с нулевым входом первого триггера управления, инверсный выход которого подключен к четвертому входу третьего элемента И.R65Фиг.2Фиг.ЗЗапись из Кб У j Запись из блоха к.'ЛК35Смаке ί 33макс разрядыСРазряд ои/идкиФиг.
- ОКонецВыдачиВыдачиКонецПЪО т/?»оТ(М птΓ«·ί7/4*1Т/?Ч пгчТ/МН?Ч т««оТ<МТн»0Т/МТ/8*0T«»iИсходное состояниеНачало приема сообщенияПрием сообщения
- 3 RS <4 г/мКонец приемаПерезапись сообщения 8 Я&S ст и t чтиКонец перезаписиВыдаче^ сообщенияНачало приема медлящего сообщенияПрием шдующш, Выдача t предыдущего \ сообщенийTiStt
ма / \ Конец /W4 Γ/?·7 \ / пт Т/8«/ ) \ печ тз»с/ Фиг.5ВыдачиКанги приема
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884622554A SU1711167A1 (ru) | 1988-12-20 | 1988-12-20 | Устройство дл мажоритарного выбора сигналов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884622554A SU1711167A1 (ru) | 1988-12-20 | 1988-12-20 | Устройство дл мажоритарного выбора сигналов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1711167A1 true SU1711167A1 (ru) | 1992-02-07 |
Family
ID=21416179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884622554A SU1711167A1 (ru) | 1988-12-20 | 1988-12-20 | Устройство дл мажоритарного выбора сигналов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1711167A1 (ru) |
-
1988
- 1988-12-20 SU SU884622554A patent/SU1711167A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 834703, кл. G 06. F 11/20, 1979. Авторское свидетельство СССР № 875383, кл. G 06 F 11/00, 1980. Авторское свидетельство СССР № 1619278, кл. G 06 F 11/18, 1988. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4572264B2 (ja) | 2つのクロック領域間でデータを伝送するインタフェース | |
US3153776A (en) | Sequential buffer storage system for digital information | |
JP3173457B2 (ja) | データ通信装置 | |
SU1711167A1 (ru) | Устройство дл мажоритарного выбора сигналов | |
SU1656539A1 (ru) | Устройство дл мажоритарного выбора сигналов | |
US6362671B2 (en) | Device for the regeneration of a clock signal | |
JP2842728B2 (ja) | シリアル送受信回路 | |
SU1410033A1 (ru) | Логический анализатор | |
SU1251083A1 (ru) | Устройство дл контрол передачи информации | |
SU1619278A1 (ru) | Устройство дл мажоритарного выбора сигналов | |
SU1705876A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
SU1317484A1 (ru) | Запоминающее устройство с коррекцией ошибок | |
SU1513525A1 (ru) | Устройство дл контрол пам ти | |
US5483648A (en) | Circuit for determining the arrival times of control signals supplied to microprocessors | |
SU1720028A1 (ru) | Многоканальный фазометр | |
SU1120326A1 (ru) | Микропрограммное устройство управлени | |
SU1721631A1 (ru) | Многоканальное буферное запоминающее устройство | |
SU1513453A1 (ru) | Устройство дл формировани тестов субблока логического блока | |
SU1206780A1 (ru) | Устройство дл умножени частоты на код | |
SU1048515A1 (ru) | Буферное запоминающее устройство | |
SU1654875A1 (ru) | Буферное запоминающее устройство | |
SU1265777A1 (ru) | Устройство дл фиксации неустойчивых сбоев | |
SU857967A1 (ru) | Устройство сопр жени | |
SU1689952A1 (ru) | Самопровер емое устройство дл контрол на четность | |
SU1374413A1 (ru) | Многоканальный программируемый генератор импульсов |