SU1640828A1

SU1640828A1 - Parallel-to-serial converter

Info

Publication number: SU1640828A1
Application number: SU874345415A
Authority: SU
Inventors: Валерий Викторович Ермаков
Original assignee: Предприятие П/Я В-2969
Priority date: 1987-12-17
Filing date: 1987-12-17
Publication date: 1991-04-07

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении преобразователей информации из параллельной формы в последовательную . Цель изобретени - расширение области применени за счет возможности управлени параметрами преобразовани . Преобразователь содержит мультиплексор 1, регистр 2 сдвига, первый-третий счетчики 3-5, первый - третий триггеры 6-8, первый и второй элементы 9 и 10 сравнени ,- первый - п тый элементы И 11- 15, элемент ИЛИ 16, элемент НЕ 17, элемент И-НЕ 18, информационные 19, управл ющий 20, тактовый 21, первые и вторые 22 и 23 управл ющие входы преобразовател , шину 24 лог.О и выход 25 преобразовател . 1 ил.The invention relates to automation and computing and can be used in the construction of information converters from a parallel form to a serial one. The purpose of the invention is the expansion of the field of application due to the possibility of controlling the conversion parameters. The converter contains multiplexer 1, shift register 2, first to third counters 3-5, first to third triggers 6-8, first and second elements 9 and 10 of the comparison, first to fifth elements AND 11-15, element OR 16, element NOT 17, AND-NOT element 18, informational 19, control 20, clock 21, first and second 22 and 23 control inputs of the converter, bus 24 log.O and output 25 of the converter. 1 il.

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении преобразователей информации из параллельной формы в последовательную.The invention relates to automation and computing and can be used in the construction of information converters from a parallel form to a serial one.

Цель изобретени - расширение области применени за счет возможности управлени параметрами преобразовани .The purpose of the invention is the expansion of the field of application due to the possibility of controlling the conversion parameters.

На чертеже представлена схема преобразовател .The drawing shows a diagram of the Converter.

Преобразователь содержит мультиплексор 1, регистр -2 сдвига, первый - третий счетчики 3-5, первый-третий триггеры 6-8, первый и второй элементы 9 и 10 сравнени , первый-п тый элементы И 11-15, элемент ИЛИ 16, элемент НЕ 17, элемент И-НЕ 18, информационные 19, управл ющий 20, тактовый 21, первый и вторые 22 и 23 управл ющие входыThe converter contains multiplexer 1, shift register -2, first - third counters 3-5, first-third triggers 6-8, first and second elements 9 and 10 of comparison, first-fifth elements AND 11-15, element OR 16, element NOT 17, AND-NOT element 18, informational 19, control 20, clock 21, first and second 22 and 23 control inputs

преобразовател , шину лог.О 24 и выходы 25 преобразовател .converter bus log.O 24 and outputs 25 converter.

Преобразователь работает следующим образом.The Converter operates as follows.

Перед началом преобразовани элементы устройства наход тс в исходном состо нии. На управл ющем входе 20 преобразовател находитс низкий уровень напр жени . Этот уровень поступает через элемент 17 на счетчик 3, откуда на все шины управлени мультиплексора 1 поступают сигналы низкого уровн . В результате на выходе мультиплексора устанавливаетс необходимый дл преобразовани первый по счету код, поступающий с одной из п групп входов 19 преобразовател . Низкий уровень с входа 20 лодаетс на разрешающий вход регистра 2 и управл ет третьим состо нием выхода 25 преобразовател . Тот же уровень с входа 20 подаетс чеоBefore the conversion, the elements of the device are in the initial state. A low voltage level is located at the control input 20 of the converter. This level goes through element 17 to counter 3, from where low level signals are sent to all control buses of multiplexer 1. As a result, at the output of the multiplexer, the first code necessary for the conversion is introduced, which comes from one of the n input groups 19 of the converter. A low level from input 20 is output to the enable input of register 2 and controls the third state of output 25 of the converter. The same level from input 20 is served

ЈъЈъ

О 00About 00

1C1C

0000

рез элемент И 11 на R-входы триггеров 6 и 7, в результате они наход тс в нулевом состо нии, низкий уровень напр жени с пр мого выхода триггера 6 обнул ет триггер 8. С инверсного выхода триггера 7 на регистр 2 поступает высокий уровень напр жени , который разрешает запись параллельного кода с мультиплексора 1.the element And 11 to the R-inputs of the flip-flops 6 and 7, as a result they are in the zero state; a low voltage level from the direct output of the flip-flop 6 embraces the flip-flop 8. From the inverse of the flip-flop 7 to the register 2 enters a high level of which allows the recording of a parallel code from multiplexer 1.

При поступлении на вход 20 сигнала разрешени работы в виде высокого уровн напр жени преобразователь начинает свою работу. Высокий уровен напр жени поступает на триггер 6 и через элемент И 11 - на R-входы триггеров 6 и 7. К-входы этих триггеров соединены с шиной 24 логического ОWhen the work enable signal arrives at input 20 in the form of a high voltage level, the converter begins its operation. A high voltage level is applied to trigger 6 and, through element 11, to the R inputs of the triggers 6 and 7. The K inputs of these triggers are connected to the bus 24 of the logical O

Высокий уровень с входа 20 снима- ет третье состо ние на выходе регистра 2. При поступлении первого тактового импульса на вход 21 на пр мом выходе триггера 6 устанавливаетс высокий уровень напр жени , на инверс- ном - низкий. Высокий уровень напр жени с пр мого выхода триггера 6 поступает на триггер 7 и подготавливает к работе триггер 8 и элемент И 14. Второй тактовый импульс через элемент И 14 и элемент ИЛИ 16 поступает на регистр 2 и записывает информацию с мультиплексора в регистр 2. По заднему фронту второго тактового импульса триггер 7 взводитс . Низкий уровень напр жени с инверсного выхода триггера 7 запрещает работу элемента И 14 и разрешает работу сдвигового регистра, в режиме выдачи последовательного кода на выход 25 устройства. Высокий уровень напр жени с триггера 7 разрешает работу элемента И 12. Низкий уровень напр жени с инверсного выхода триггера 5 разрешает работу счетчиков 4 и 5. Третий импульс поступает через элемент И 12 на счетчик 4 и через элмент ИЛИ 16 - на С-вход регистра 2, с выхода которого начинаетс вывод информации в последовательной форме.A high level from input 20 removes the third state at the output of register 2. When the first clock pulse arrives at input 21, the forward output of trigger 6 sets a high voltage level and a low voltage at the inverse one. A high voltage level from the direct output of trigger 6 is applied to trigger 7 and prepares trigger 8 and AND 14 for operation. The second clock pulse through AND 14 and OR 16 enters register 2 and writes information from the multiplexer to register 2. By the falling edge of the second clock pulse trigger 7 is cocked. The low voltage level from the inverse output of the trigger 7 prohibits the operation of the element 14 and enables the operation of the shift register in the mode of issuing a serial code to the output 25 of the device. A high voltage level from trigger 7 enables element 12 operation. A low voltage level from inverted output of trigger 5 allows counters 4 and 5 to work. 2, the output of which begins the output of information in a sequential form.

При совпадении информации на выходе счетчика 4, поступающей на входы элемента 9 сравнени , с информацией управл ющего кода на входах 22 преобразовател , поступающей на вторые входы элемента 9, на выходе элемента 9 устанавливаетс высокий уровень напр жени . Первый же после сравнени тактовый импульсWhen the information at the output of the counter 4, which enters the inputs of the comparison element 9, coincides with the control code information, at the inputs 22 of the converter, which enters the second inputs of the element 9, a high voltage level is established at the output of the element 9. The first after comparing the clock pulse

00

5 five

0 5 00 5 0

5five

00

через элемент И 13 проходит на тактовые входы счетчика 3 и триггера 8. По его переднему фронту триггер 8 взводитс , низкий уровень напр жени с -его инверсного выхода запрещает работу элемента И 12, а высокий уровень с его пр мого выхода разрешает работу элемента И 15. Счетчик 3 производит счет. На выходе мультиплексора 1 устанавливаетс следующий параллельный код, который необходимо преобразовать. Код на входе 22 задает количество разр дов выдаваемой информации и может, например, устаналвиватьс с портов ввода-вывода микропроцессора. Тактовые импульсы теперь поступают через элемент И 15 на тактовый вход счетчика 21. Содержимое счетчика непрерывно сравниваетс на элементе 10 с кодом, поступающим на этот элемент с входов 23 преобразовател . Второй управл ющий код определ ет длительность паузы между выдачами преобразованной информации во внешние устройства. При равенстве информации на первых и вторых входах элемента 10 сравнени на его выходе устанавливаетс высокий уровень напр жени , который разрешает прохождение тактового импульса через элемент И-НЕ 18 на второй вход ;элемента И 11.Импульс с элемента И 11 обнул ет триггеры 6 и 7.through the element I 13 passes to the clock inputs of the counter 3 and trigger 8. On its leading edge, the trigger 8 is cocked, a low voltage level from its inverse output prohibits the operation of the I 12 element, and a high level from its direct output allows the operation of the And 15 element Counter 3 produces an account. At the output of multiplexer 1, the following parallel code is set up that needs to be converted. The code at input 22 sets the number of bits of information output and can, for example, be installed from the microprocessor I / O ports. The clock pulses now arrive through the AND 15 element at the clock input of the counter 21. The contents of the counter are continuously compared on the element 10 with the code arriving at this element from the inputs 23 of the converter. The second control code determines the length of the pause between the outputs of the converted information to external devices. If the information on the first and second inputs of the comparison element 10 is equal, a high voltage level is established at its output, which allows the clock pulse to pass through the NAND 18 element to the second input; AND 11. The impulse from AND 11 zeroes triggers 6 and 7 .

Низкий уровень напр жени с пр мого выхода триггера 6 обнул ет триггер 8. Устройство устанавливаетс в состо ние, необходимое дл обработки следующего параллельного кода с мультиплексора 1, и процесс повтор етс .The low voltage level from the direct output of the trigger 6 zeroes the trigger 8. The device is set to the state required to process the next parallel code from multiplexer 1, and the process is repeated.

Claims

Invention Formula

The parallel code to serial converter contains a multiplexer, the information inputs of which are the information inputs of the converter, the first counter whose outputs are connected to the control inputs of the multiplexer, the first trigger, the 1 input of which is combined with the first input of the first AND element and is the control the converter input, the output of the first element And is connected to the R input of the first trigger, the direct output of the first trigger is connected to

The I input of the second trigger, the direct output of which is connected to the first input of the second element AND, the clock input of the second trigger is the clock input of the device, the third to fifth elements of AND, and the OR element, which is fields of application, due to the possibility of controlling the conversion parameters, the second and the third counters, the comparison elements, the NAND element, the NOT element, the third trigger are entered into the converter

,

40828

connected to the second input of the first element And, the output of the third element And connected to the C inputs of the third trigger and the first counter, the R and D inputs of the third trigger and the first input of the fourth element And are combined and connected to the forward output of the first

the trigger, direct and inverse outputs to the third trigger are connected respectively to the second input of the fifth element And and the second input of the second element And, the outputs of the fifth element And connected to the C-input of the third account

the logical zero bus and the shift register, the output of the second element E & C, whose output is the output of the converter, the multiplexer outputs are connected to the corresponding inputs of the parallel load of the shift register, the D input of the shift register, the K inputs of the first and second triggers are combined and connected to the bus logical zero, the inverse output of the first trigger is connected to the R-inputs of the second and third counters, the outputs of which are connected to the corresponding first inputs of the corresponding comparison elements, the second inputs of which are, respectively, the first and second setup inputs of the converter; the outputs of the comparison elements are connected to the first inputs of the third AND element and the NAND element, respectively; the output of the NAND element

dinene with the C input of the second counter and the first input of the OR element, the output of which is connected to the C input of the shift register, the inverse output of the second trigger is connected to the V input of the shift register and the second input of the fourth element AND, the output of which is connected to the second input of the OR element, The W-input of the shift register and the input of the element NOT 5 are combined and connected to the control input of the converter, the output of the element is NOT connected to the R-input of the first counter, the C input of the first trigger, the third inputs of the second and fourth elements And, the second inputs of the third and fifth uh ementov AND and NAND are combined and connected to the clock input of the converter.

0