SU788375A1

SU788375A1 - Time interval-to-digital code converter

Info

Publication number: SU788375A1
Application number: SU782697604A
Authority: SU
Inventors: Владимир Иванович Мяснов; Владимир Борисович Смирнов
Original assignee: За витель
Priority date: 1978-12-18
Filing date: 1978-12-18
Publication date: 1980-12-15

Description

Изобретение относится к электроизмерительной технике и может быть использовано для преобразования интервала времени в цифровой код.The invention relates to electrical engineering and can be used to convert the time interval into a digital code.

Известен преобразователь интервала времени в цифровой код, содержащий m-такт- ₅ный генератор эталонной частоты f, схему управления, состоящую, например, из m электронных ключей, управляемых старт- и стопимпульсами, m-тактный счетчик, имеющий m счетных каналов, каждый из которых включен на соответствующий выход схемы 10 управления, однотактный счетчик и схему переноса, связывающую m-тактный счетчик со входом однотактного счетчика [1].A known converter of the time interval into a digital code containing an m-clock _5th generator of the reference frequency f, a control circuit consisting, for example, of m electronic keys controlled by start and stop pulses, an m-clock counter having m counting channels, each which is included on the corresponding output of the control circuit 10, a single-cycle counter and a transfer circuit connecting the m-cycle counter with the input of a single-cycle counter [1].

Недостатком известного устройства является высокая частота переключения эле- ¹⁵ментов схемы переноса и триггера младшего разряда однотактного счетчика.A disadvantage of the known device is a high frequency switching element ¹⁵ cops transfer circuit and trigger one shot LSB counter.

Известен преобразователь интервала времени в цифровой код, содержащий т-тактный генератор эталонной частоты, выходы jo которого подключены ко входам блока управления, выходы которого соединены со счетными входами разрядных триггеров ттактного счетчика, однотактный счетчик [2].A known converter of the time interval into a digital code containing a t-clock reference frequency generator, the jo outputs of which are connected to the inputs of the control unit, the outputs of which are connected to the counting inputs of the discharge triggers of the push-pull counter, a single-stroke counter [2].

Недостатком этого преобразователя интервала времени в цифровой код является необходимость применения быстродействующих элементов при m >2, что приводит к снижению надежности.The disadvantage of this converter of the time interval into a digital code is the need to use high-speed elements for m> 2, which leads to a decrease in reliability.

Цель изобретения — повышение надежности.The purpose of the invention is to increase reliability.

Поставленная цель достигается тем, что в преобразователь интервала времени в цифровой код, содержащий m-тактный генератор эталонной частоты, выходы которого подключены ко входам блока управления, выходы которого соединены со счетными входами разрядных триггеров m-тактного счетчика, однотактный счетчик, введены два твходовых логических элемента И-ИЛИ и у пар четырехвходовых логических элементов И-ИЛИ, прямые входы одного четырехвходового логического элемента И-ИЛИ в каждой паре соединены с прямыми выходами соответствующей пары разрядных триггеров m-тактного счетчика, прямые входы другого четырехвходового логического элемента И-ИЛИ каждой пары соединены с инверсными выходами этой же пары разрядных триггеров m-тактного счетчика, выход каждого четырехвходового логического элемента И-ИЛИ в каждой паре соединен с инверсными входами другого четырехвходового логического элемента И-ИЛИ этой же нары, причем выходы первых четырехвходовых логических элементов И-ИЛИ всех пар соединены с прямыми входами первого m-входового логического элемента И-ИЛИ, выходы вторых четырехвходовых логических элементов И-ИЛИ всех пар соединены с прямыми входами второго m-входового логического элемента И-ИЛИ, выход каждого из m-входовых логических элементов ИИЛИ соединен с инверсными входами другого, выход первого m-входового логического элемента И-ИЛИ соединен со входом однотактного счетчика.This goal is achieved by the fact that in the time interval converter to a digital code containing an m-clock reference frequency generator, the outputs of which are connected to the inputs of the control unit, the outputs of which are connected to the counting inputs of the discharge triggers of the m-clock counter, a single-cycle counter, two twostep logic inputs are introduced AND-OR element and pairs of four-input AND-OR logic elements, direct inputs of one four-input AND-OR logic element in each pair are connected to direct outputs of the corresponding pair of bit x flip-flops of the m-cycle counter, direct inputs of another four-input AND gate of each pair are connected to the inverse outputs of the same pair of bit triggers of the m-clock counter, the output of each four-input logic gate of the OR gate in each pair is connected to the inverse inputs of the other four-input logic the AND-OR element of the same bunk, and the outputs of the first four-input logical elements AND-OR of all pairs are connected to the direct inputs of the first m-input logical element AND-OR, the outputs of the second four-input of the AND-OR logic elements of all pairs are connected to the direct inputs of the second m-input AND-OR logic element, the output of each of the m-input OR-logic elements is connected to the inverse inputs of the other, the output of the first m-input AND-OR logic element is connected to the input single cycle counter.

В предлагаемом устройстве независимо от количества тактов m максимальная частота переключения элементов не превысит значения f, а длительность импульса переноса будет равна τ.In the proposed device, regardless of the number of ticks m, the maximum switching frequency of the elements does not exceed the value of f, and the duration of the transfer pulse will be equal to τ.

На чертеже представлена схема преобразователя интервала времени в цифровой код.The drawing shows a diagram of the converter of the time interval into a digital code.

Схема содержит m-тактный генератор эталонной частоты 1, блок управления 2, управляемый старт- и стоп-импульсами, т-тактный счетчик 3, имеющий m разрядных триггеров 4 со счетным входом, однотактный счетчик 5, два m-входовых логических элемента И-ИЛИ 6, г7 пар четырехвходовых логических элементов И-ИЛИ 7.The circuit contains an m-cycle reference frequency generator 1, a control unit 2 controlled by start and stop pulses, a t-cycle counter 3, having m bit triggers 4 with a counting input, a single-cycle counter 5, two m-input AND-OR logic elements 6, d7 pairs of four-input logic elements AND-OR 7.

При поступлении в блок управления 2 старт-импульса на его выходах появляются импульсы m-тактного генератора эталонной частоты 1, которые поступают на счетные входы соответствующих разрядных триггеров 4 m-тактного счетчика. Разрядные триггеры 4 объединены в пары, на счетные входы разрядных триггеров 4 каждой пары с соответствующего выхода блока управления 2 поступают противофазные сигналы. На прямые входы одного четырехвходового логического элемента И-ИЛИ 7 в каждой паре подаются сигналы с прямых выходов соответствующей пары разрядных триггеров 4, на входы которых поступают противофазные сигналы с соответствующего выхода блока управления 2, а на прямые входы другого четырехвходового логического элемента И-ИЛИ каждой пары подаются сигналы с инверсных выходов этой же пары разрядных триггеров 4. Изменение сигналов на выходах каждого четырехвходового логического элемента И-ИЛИ 7 в каждой паре происходит в моменты времени, когда соединенные с ними соответствующие разрядные триггеры 4 оказываются или в состоянии логического нуля, или в состоянии логической единицы. За счет цепи обратной связи, связывающей выход каждого четырехвходового логического элемента И-ИЛИ 7 в каждой паре с инверсными входами другого четырехвходового логического элемента И-ИЛИ 7 в той же паре, это состояние сохраняется до момента очередного совпадения сигналов на прямых выходах другого четырехвходового логического элемента И-ИЛИ 7 этой же пары. Выходные сигналы с первых четырехвходовых логических элементов ИИЛИ 7 всех пар поступают на прямые входы первого m-входового логического элемента ИИЛИ 6, а выходные сигналы со вторых четырехвходовых логических элементов ИИЛИ 7 всех пар поступают на прямые входы второго m-входового логического элемента И-ИЛИ 6. При совпадении сигналов на прямых входах первого или второго т-входового логического элемента И-ИЛИ 6, которое происходит в моменты совпадения сигналов на выходах соответственно первых или вторых четырехвходовых логических элементов И-ИЛИ 7 всех пар, изменяется сигнал на противоположный на выходах каждого m-входового логического элемента ИИЛИ 6. Это состояние за счет цепи обратной связи, связывающей выход каждого твходового логического элемента И-ИЛИ 6 с инверсными входами другого ш-входового логического элемента И-ИЛИ 6, сохраняется до очередного момента совпадения сигналов на прямых входах другого т-входового логического элемента И-ИЛИ 6. Период сигналов на выходе каждого т-входового логического элемента И-ИЛИ 6, так же, как и на выходе каждого четырехвходового логического элемента И-ИЛИ 7, равен 2Г Форма сигналов на указанных выходах — меандр, т.е. длительность импульса переноса независимо от- количества тактов будет равнаТ. Сигнал с выхода первого т-входового логического элемента И-ИЛИ 6 поступает на счетный вход однотактного счетчика 5. В момент поступления в блок управления 2 стопимпульса прекращается подача эталонной частоты на входы разрядных триггеров 4. Результат преобразования фиксируется в однотактном счетчике 5, в m-входовых логических элементах И-ИЛИ бив разрядных триггерах 4 с дискретностью^. Суммарная максимальная погрешность дискретности такого преобразователя интервала времени в цифровой код равнаWhen a start pulse is received in the control unit 2, pulses of the m-cycle generator of the reference frequency 1 appear at its outputs, which are fed to the counting inputs of the corresponding discharge triggers 4 of the m-cycle counter. The discharge triggers 4 are combined in pairs; the counter inputs of the discharge triggers 4 of each pair receive antiphase signals from the corresponding output of the control unit 2. The direct inputs of one four-input AND-OR logic element 7 in each pair are fed by the signals from the direct outputs of the corresponding pair of bit triggers 4, the inputs of which receive antiphase signals from the corresponding output of the control unit 2, and the direct inputs of the other four-input AND-OR logic element pairs of signals are fed from the inverse outputs of the same pair of bit triggers 4. Changing the signals at the outputs of each four-input AND-OR 7 logic element in each pair occurs at times when and connected thereto corresponding bit triggers are 4 or a logic zero or a logic one. Due to the feedback circuit connecting the output of each four-input AND-OR 7 logic element in each pair with the inverse inputs of another four-input AND-OR 7 logic element in the same pair, this state is maintained until the signals coincide at the direct outputs of the other four-input logic element AND-OR 7 of the same pair. The output signals from the first four-input logic elements OR 7 of all pairs are fed to the direct inputs of the first m-input logical element ANDOR 6, and the output signals from the second four-input logic elements OR 7 of all pairs are fed to the direct inputs of the second m-input logical element AND-OR 6. When the signals coincide on the direct inputs of the first or second t-input logical element AND-OR 6, which occurs at the moments of coincidence of the signals at the outputs of the first or second four-input logic elements AND-OR 7 of all pairs, the signal changes to the opposite at the outputs of each m-input logic element OR 6. This state is due to the inverse circuit The first link connecting the output of each TW-input AND-OR 6 logic element with the inverse inputs of the other w-input AND-OR 6 logic element is maintained until the next moment of coincidence of the signals at the direct inputs of another t-input AND-OR logic element 6. The signal period on the output of each t-input logical element AND-OR 6, as well as the output of each four-input logic element AND-OR 7, is 2G The waveform at the indicated outputs is a meander, i.e. the duration of the transfer pulse, regardless of the number of clock cycles, will be equal to T. The signal from the output of the first t-input logical element AND-OR 6 is fed to the counting input of the single-cycle counter 5. At the moment of arrival of the stop pulse to the control unit 2, the reference frequency to the inputs of the discharge triggers 4 is stopped. The conversion result is fixed in the single-cycle counter 5, in m- input logic elements AND-OR with bit triggers 4 with discreteness ^. The total maximum discrete error of such a converter of the time interval into a digital code is

В предлагаемом преобразователе интервала времени в цифровой код можно получить погрешность ±^на элементах с предельной частотой переключения, равной f (для разрядных триггеров 4) и равной (для элементов 6, 7) и однотактного счетчика 5. Отсутствие быстродействующих элементов приводит к уменьшению потребляемой мощности и упрощению устройства, что и обеспечивает повышение надежности преобразователя интервала времени в цифровой код.In the proposed converter of the time interval into a digital code, it is possible to obtain an error ± ^ on elements with a limiting switching frequency equal to f (for discharge triggers 4) and equal to (for elements 6, 7) and a single-cycle counter 5. The absence of high-speed elements leads to a decrease in power consumption and simplification of the device, which provides increased reliability of the time interval to digital code converter.

Claims

an AND-OR element in each pair is connected to the inverse inputs of another four-input Lo-Iy element AND-OR of the same pair, and the outputs of the first four-input logic elements AND-OR of all pairs are connected to the direct inputs of the first W-input logic element AND-OR, the outputs of the second four-input logic elements AND-OR of all pairs are connected to the direct inputs of the second t-input logic element AND-OR, the output of each of the t-input logic elements OR, is connected to the inverse inputs of the other, the output of the first t-input lo FRESH AND-OR connected to the input of one shot counter. In the proposed device, regardless of the number of clock cycles m, the maximum switching frequency of the elements will not exceed the value of f, and the duration of the transfer pulse will be equal to t. The drawing shows a diagram of the Converter time interval into a digital code. The circuit contains a t-stroke generator of reference frequency 1, a control unit 2 controlled by start and stop pulses, a t-stroke counter 3 having m bit triggers 4 with a counting input, a single-cycle counter 5, two t-input logic elements And - OR 6, - pairs of four-input logic elements AND-OR 7. When a start-pulse arrives in control unit 2, t-stroke generator of reference frequency 1 appears at its outputs, which are fed to the counting inputs of the corresponding bit triggers 4 t. clock counter. Bit triggers 4 are combined in pairs, counter-phase signals are sent to the counting inputs of the bit triggers 4 of each pair from the corresponding output of the control unit 2. The direct inputs of one four-input logic element AND-OR 7 in each pair are fed from the direct outputs of the corresponding pair of discharge triggers 4, the inputs of which receive antiphase signals from the corresponding output of the control unit 2, and the direct inputs of the other four-input the logical element AND-OR of each pair of signals from the inverted outputs of the same pair of bit-flip-flops 4. The signals at the outputs of each four-input logic element AND-OR 7 in each pair occur at times, to When associated with them the corresponding bit triggers 4 are either in the state of logical zero, or in the state of logical unit. Due to the feedback circuit linking the output of each four-input AND-OR 7 logic element in each pair with the inverse inputs of another four-input AND AND 7 logic element in the same pair, this state remains BEFORE the moment of the next coincidence of the signals on the forward the outputs of another tfeTbipex input logic element AND-OR 7 of the same pair. The output signals from the first four-input logic elements OR 7 of all pairs are fed to the direct inputs of the first t-input logic element AND 6, and the output signals from the second four-input logic elements OR of 7 pairs to the direct inputs of the second t-input logic element AND -OR 6. When the signals coincide at the direct inputs of the first or second T-input logic element AND-OR 6, which occurs at the moments of coincidence of the signals at the outputs of the first or second four-input logic elements, respectively 7-OR of all pairs, the signal changes to the opposite one at the outputs of each t-input logic element OR. 6. This state is due to the feedback circuit connecting the output of each two-input logic element AND-OR 6 to the inverse inputs of another - input logic element AND-OR 6, is saved until the next moment of coincidence of signals at the direct inputs of another t-input logic element AND-OR 6. The period of the signals at the output of each t-input logic element AND-OR 6 is the same as and at the exit of every four input new logical element AND-OR 7 is equal to 2T. The shape of the signals at the indicated outputs is meander, i.e. the duration of the transfer pulse regardless of. the number of cycles will be equal to T. The signal from the output of the first t-input logic element AND-OR 6 is fed to the counting input of a single-phase counter 5. At the moment of arrival in the control unit 2, the pulse stops the reference frequency to the inputs of the discharge triggers 4. The result of the conversion is fixed in the one-cycle counter 5, m -input logic elements AND-OR bit bits of triggers 4 with discreteness. The total maximum error of the discreteness of such a time interval into digital code converter is equal to b + - w. In the proposed time interval to digital converter, it is possible to obtain an error of elements with a switching frequency limit equal to f (for bit triggers 4) and equal (for elements 6, 7) and one-cycle counter 5. The absence of high-speed elements leads to a decrease in power consumption and simplify the device, which provides an increase in the reliability of the time interval converter into a digital code. Claims of Invention A time interval transducer to a digital code comprising a t-cycle