SU1605273A1 - Multichannel data acquisition device - Google Patents
Multichannel data acquisition device Download PDFInfo
- Publication number
- SU1605273A1 SU1605273A1 SU884415267A SU4415267A SU1605273A1 SU 1605273 A1 SU1605273 A1 SU 1605273A1 SU 884415267 A SU884415267 A SU 884415267A SU 4415267 A SU4415267 A SU 4415267A SU 1605273 A1 SU1605273 A1 SU 1605273A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- information
- outputs
- address
- output
- Prior art date
Links
Landscapes
- Communication Control (AREA)
Abstract
Изобретение относитс к автоматике, телемеханике и вычислительной технике и может быть использовано в системах передачи и приема информации. Цель изобретени - повышение достоверности принимаемой информации. Устройство содержит генератор 1 импульсов, счетчик 2, мультиплексор 3, первый 4 и второй 14 блоки пам ти, первый 5 и второй 15 формирователи адреса, первый 6 и второй 16 блоки сравнени приоритетов, элементы И 7,8,12,13,19,20, первый 9 и второй 21 блоки управлени передачей, первый 10 и второй 11 блоки обработки информации, первый 17 и второй 18 параллельные интерфейсы. Устройство позвол ет обнаружить "срабатывание" любого канала, аппроксимировать это "срабатывание", т.е. очистить от "дребезга", точно прив зать ко времени, когда это "срабатывание" произошло, и формировать выходную информацию о каждом "срабатывании" в любом канале. 1 табл., 8 ил.The invention relates to automation, remote control and computing, and can be used in information transmission and reception systems. The purpose of the invention is to increase the reliability of the received information. The device contains a pulse generator 1, a counter 2, a multiplexer 3, the first 4 and second 14 memory blocks, the first 5 and second 15 address generators, the first 6 and second 16 priority comparison units, elements And 7,8,12,13,19, 20, the first 9 and second 21 transmission control blocks, the first 10 and second 11 information processing blocks, the first 17 and second 18 parallel interfaces. The device allows detecting the “triggering” of any channel, approximating this “triggering”, i.e. clear from the “bounce”, precisely tied to the time when this “trigger” occurred, and generate output information about each “trigger” in any channel. 1 tab., 8 Il.
Description
уat
оabout
СПSP
ю Yu
ооoo
. 1. one
33
Изобретение относитс к автоматике , телемеханике и вычислительной технике и может найти применение в многоканальных системах передачи и приема информации.The invention relates to automation, telemechanics and computer technology and may find application in multi-channel information transmission and reception systems.
Цель изобретени - повьппение дрс- товерности принимаемой информации.The purpose of the invention is to discover the reliability of the received information.
На фиг.I представлена функциональна схема устройства; на фиг.2 - фун циональна схема первого блока пам Fig. I represents the functional diagram of the device; figure 2 - functional scheme of the first memory block
ти; на фиг.З - функциональна схема первого формировател адреса; на фиг.4 - схема первого и второго блоков обработки информации; на фиг.З - функциональна схема второго формировател адреса; на фиг. б - функисио- нальна схема второго блока управлени передачей; на фиг.7 - структурна схема информации в первом блоке пам ти; на фиг 8 - то же, во втором блоке пам ти.ti; FIG. 3 is a functional diagram of the first address resolver; figure 4 is a diagram of the first and second information processing units; FIG. 3 is a functional diagram of the second address generator; FIG. in fig. b - functional scheme of the second transmission control unit; Fig. 7 is a block diagram of information in the first memory block; Fig. 8 is the same in the second memory block.
Устройство содержит генератор импульсов, счетчик 2, мультиплексор 3, первый блок 4 пам ти, первый фор- мирователь 5 адреса, первый блок 6 сравнени приоритетов, первый 7 и . .второй 8 элементы И, первый блок 9 управлени передачей, первый 10 и второй 11 блоки обработки информации третий 12 и четвертый 13 элементы И, второй блок 14 пам ти, второй формирователь 15 адреса, второй блок 16 сравнени приоритетов, первый 17 и второй 18 параллельные интерфейсы, п тый 19 и шестой 20 элементы И,второй бкок 21 управлени передачей.The device contains a pulse generator, a counter 2, a multiplexer 3, the first memory block 4, the first address generator 5, the first priority comparison block 6, the first 7 and. The second 8 And elements, the first transmission control block 9, the first 10 and second 11 information processing blocks the third 12 and fourth 13 And elements, the second memory block 14, the second address generator 15, the second priority comparison block 16, the first 17 and second 18 parallel interfaces, the fifth 19th and sixth 20 elements And, the second side 21 of the transmission control.
Кроме того, на фиг.1 обозначены магистрали даннь х MD дл микроЭВМ, адреса МА и управлени МУ.In addition, figure 1 shows the data highways MD for the microcomputer, the addresses MA and the control MU.
Блок пам ти (фиг.2) содержит элементы пам ти по числу кристаллов , которые можно выполнить на микросхемах серии 132 РУЗ.The memory block (Fig. 2) contains memory elements according to the number of crystals that can be executed on chips of the RUZ 132 series.
Формирователь адреса (фиг.З) содержит дешифратор 23, выполненный на микросхеме серии 533 ИД7, мультиплексор 24, микросхему серии 533 КПП элементы ИЛИ 25 ) - 25 . Каждый блок обработки информации, выполненный на микроэвм (фиг.4), содержит микропроцессор 26 типа 1810 ВМ86, регистр адреса 27 - микросхема 533ТМ9, ОЗУ 2 сегмента стека - микросхема 541,РУ2 ПЗУ 29 сегмента прерывани , ПЗУ 30 сегмента кода, ПЗУ 31 начального запуска . Все ПЗУ вьтолнены на микросхеме 556РТ7. Второй формирователь адреса (фиг.5) содержит шинные формироThe address generator (FIG. 3) contains a decoder 23 made on a 533 series ID7 microcircuit, a multiplexer 24, a 533 PPC series IC chip elements OR 25) - 25. Each information processing unit performed on the microcomputer (FIG. 4) contains a microprocessor 26 of the type 1810 VM86, address register 27 is a 533TM9 microcircuit, RAM 2 of the stack segment is an interrupt segment ROM 29, the code segment ROM 30, the initial ROM 31 launch. All ROMs are executed on a 556PT7 microcircuit. The second address driver (FIG. 5) contains bus formers
5five
00
5 о 5 o
5five
00
5five
00
5five
ватели 32 - 35 на микросхемах . 589АП26.32 - 35 drivers on chips. 589АП26.
Блок выдачи информации (фиг.6) содерзкит элемент И 36, буферный регистр 37, блок управлени БУ 38,выполненный по схеме распределител импульсов на микросхеме 533 ИР16, сдвиговьй регистр 39.The information output unit (FIG. 6) contains an AND 36 element, a buffer register 37, a control unit BU 38, made according to the pulse distributor circuit on an IC 533 IR16, shift register 39.
Дл обеспечени работоспособности устройства вход щие в его состав остальные блоки могут быть выполнены как параллельно программируемые интерфейсы типа 580ВВ55, первый блокTo ensure the operability of the device, its remaining blocks can be implemented as parallel-programmable interfaces such as 580ВВ55, the first block
9управлени передачей - 589АП26, мультиплексор 3 - 533КП11.9 transmission control - 589AP26, multiplexer 3 - 533KP11.
Устройство работает следующим образом .The device works as follows.
Перед началом работы устройства поступает сигнал Сброс, который приводит в исходное состо ние блокиBefore the device starts operation, a Reset signal is received, which reset the blocks.
10и 11 и устанавливает в нуль счетчик 2.10 and 11 and sets the counter to zero.
Затем счетчиком 2 пересчитываютс импульсы с генератора 1 дл оцифровки времени и управлени мультиплексором 3. Т льтиплексор 2 опрашивает входные каналы и информаци с входа устройства последовательно записываетс в первый блок 4 пам ти в соответствии с адресом, формируемым младшими разр дами С},,..,п счетчика 2. За врем первого измерени , определ емого одним циклом опроса всех каналов, информаци с них записываетс в первые разр ды с 1-й по 2-ю чейки блока 4 пам ти, как показано на фиг.7 1(А - AJ ). При втором измерении (второй цикл опроса) информации,поступающа по всем каналам, записываетс во вторые разр ды этих же чеек (фиг.7, А - А) и т.д.Then, the counter 2 recalculates the pulses from the generator 1 to digitize the time and control the multiplexer 3. The T multiplexer 2 polls the input channels and the information from the device input is sequentially recorded in the first memory block 4 in accordance with the address formed by the lower bits C} ,, .. , n counter 2. During the time of the first measurement, determined by one polling cycle of all channels, information from them is recorded in the first bits from the 1st to the 2nd cells of the memory block 4, as shown in Fig.7 1 (A - AJ). In the second dimension (the second polling cycle), the information received on all channels is recorded in the second bits of the same cells (Fig. 7, A - A), etc.
В результате шестнадцать измерений (по числу разр дов ОЗУ блока 4 пам ти) записываютс в первые 2 чеек блока 4 пам ти. Следовательно, при чтешет блоком 10 (микроэвм) первой чейки блока 4 пам ти в регистр общего назначени (РОН) записываютс 16 измерений первого канала. Затем начинаетс запись информации во вторую группу чеек 2 1,... ,2х2,ко- торые содержат измерени с 17 по 32 каждого из каналов Лиг.7 (А .тAs a result, sixteen measurements (according to the number of RAM bits of the memory block 4) are recorded in the first 2 cells of the memory block 4. Consequently, it reads 16 measurements of the first channel in block 10 (microelectric) of the first cell of memory 4 in the general purpose register (RON). Then, the information is recorded in the second group of cells 2 1, ..., 2x2, which contain measurements from 17 to 32 of each of the Lig.7 channels (A.
А А - « эг згБлок 10 (микроэвм) по обращении к внешнему устройству, дешифрируемому на элементе И 8, считывает содержимое (адрес и врем ) счетчика 2 .A A - “eg zgBlock 10 (microcomputers) when referring to an external device decrypted on an AND 8 element, reads the contents (address and time) of counter 2.
10ten
1515
2020
через блок 9, т.е. адрес записи информации в блок 4 пам ти. Так как блок 4 пам ти представл ет сегмент данных DS дл блока 10 (микроЭВМ), то адрес чтени формируетс в регистре SI. Блок 10 (микроэвм) рассчитывает разность адресов записи и чтени и, если эта разность больше величины группы, т.е. между адресом считывани и адресом записи располагаетс цела группа каналов, то блок 10 переходит на алгоритм обработки информации каналов этой группы.through block 9, i.e. write address of information in memory block 4. Since memory block 4 represents the DS data segment for block 10 (microcomputer), the read address is formed in the SI register. Block 10 (microcomputer) calculates the difference between the write and read addresses and, if this difference is greater than the size of the group, i.e. between a read address and a write address, there is an entire group of channels, then block 10 proceeds to the algorithm for processing information of the channels of this group.
Дл устранени конфликтных ситуаций , возникающих при одновременном обращении к блоку 4 пам ти на запись (от генератора 1) и чтение (от блока 10), включен блок 6 сравнени приоритетов. Если в блок 4 пам ти производитс запись информации и в это врем блок 10 обращаетс к этому же блоку на чтение, то чтение информации будет произведено после окончани цикла записи, а на врем записи информации с блока 10 снимаетс сигнал готовность (RDY). Если блок 4 пам ти зан т чтением информации в блок 10 и в это врем пришел запрос на запись, тогда обращение на запись произойдет после окончани цикла чтени .In order to eliminate conflicts that arise when simultaneously accessing memory block 4 for writing (from generator 1) and reading (from block 10), block 6 for comparison of priorities is turned on. If information is recorded in memory 4 and at this time, block 10 accesses the same block for reading, the information will be read after the end of the write cycle, and the readiness signal (RDY) is recorded for the time the information is written from block 10. If memory block 4 is busy reading information in block 10 and at that time a write request has arrived, then write access will occur after the end of the read cycle.
Сигналы управлени записью и чтением с блока сравнени приоритетов 6 поступают на формирователь 5, кото- рый KONwyTHpyeT адрес обращени к блоку 4 пам ти. Структура записи информации в блок 4 пам ти обеспечиваетс архитектурой самого блока 4 пам ти и формирователей 5 адреса.The control signals for writing and reading from the priority comparison unit 6 are sent to the shaper 5, which is the KONwyTHpyeT address for accessing the memory block 4. The structure of the recording of information in the memory block 4 is provided by the architecture of the memory block 4 itself and the address shaper 5.
Дешифратор 23 (фиг.3) обеспечивает выбор кристалла в блоке 4 пам ти (фиг.2, 22 ( - 22,g) по каждому из 16 разр дов чеек, по адресу которьй поступает со счетчика 2 (разр ды п+1...+п4).The decoder 23 (Fig. 3) provides for the choice of a crystal in memory block 4 (Fig. 2, 22 (- 22, g) for each of the 16 bits of the cell, at the address that comes from counter 2 (bits n + 1 .. . + p4).
Обращение к блоку 4 пам ти (чтение или запись) осуществл етс через мультиплексор 24, который коммутиру- ет младшие разр ды адреса блока 4 пам ти ИЛИ с магистрали адреса блока 10 (микроэвм) или с выходов счетчика 2.Access to memory block 4 (read or write) is made through multiplexer 24, which switches the lower bits of the address of memory block 4 OR from the block address address block 10 (microcomputer) or from the outputs of counter 2.
Алгоритм блока 10 (микроЭВМ) заключаетс в определении Факта срабатывани канала (под фактом срабатывани сигнального канала понимают изменени информации в канале в пределахThe algorithm of block 10 (microcomputer) is to determine the fact of channel triggering (by the fact that the signal channel triggers, the change in information in the channel within the limits of
30thirty
25 25
4040
45 45
шестнадцати измерений, которые записаны в одной чейке блока 4 пам ти. С этой целью в начальной области сегмента стека SS (ОЗУ 28 сегмента стека ) , адресуемой регистром ВР процессора 26, располагаютс предыдущие состо ни всех 2 входных сигнальных каналов.sixteen measurements, which are recorded in one cell of memory block 4. For this purpose, the previous states of all 2 input signal channels are located in the initial region of the SS stack segment (RAM 28 of the stack segment) addressed by the BP register of processor 26.
Срабатывание по каналу должно фиксироватьс , если проход в новое состо ние подтверждаетс не менее чем двум измерени ми. Дл по снени приводитс числовой пример.The channel triggering should be fixed if the passage to the new state is confirmed by at least two dimensions. A numerical example is provided for explanation.
Пусть измерени по одному из каналов равныLet the measurements on one of the channels be equal
А, jAgA AgAgA,/. , A.,A,A, 00010001000 10000A, jAgA AgAgA, /. , A., A, A, 00010001000 10,000
такие однократные переходы в единицу не считаютс срабатыванием.Предположим , что предыдущее состо ние этого канала также равно 0. Дл определе- ни наличи срабатывани микропроцессор логически умножает этот двоичный код, сдвинутый на один разр д вправо, при этом место крайнего левого разр да занимает предыдущее состо ние этого каналаsuch one-time transitions to a unit are not considered to be triggered. Suppose that the previous state of this channel is also 0. To determine whether the microprocessor triggers, it logically multiplies this binary code, shifted one bit to the right, with the previous left bit the status of this channel
0001 0001 0001 0000 Предыдущее сос- х 0000 ШОО1000 ШОО0001 0001 0001 0000 Previous sos x00 SHOO1000 SHOO
ТОЯНИе --QQQQ QQQQ QQQQ QQQQTOYANIE --QQQQ QQQQ QQQQ QQQQ
Нулевой результат логического умножени обозначает,, что срабатывани по каналу нет. Пусть измерени по одному каналу равныThe zero result of the logical multiplication indicates that there is no channel trigger. Let the measurements on one channel be equal
A AjA A Aj-AgAvAgA A A A jA Ai gA 1111011110111011A AjA A A-AgAvAgA A A A jA Ai gA 1111011110111011
Предыдущее состо ние равно едини- це. В этом случае логически перемножаютс инверсные измерени по каналу со сдвинутой на один разр д вправо той же инверсиейThe previous state is one. In this case, inverse measurements are logically multiplied along a channel with the same inversion shifted by one bit to the right.
Таким образом, если хот бы одна из двух описанных проверок дает нулевой результат, значит срабатывани в канале не бьто, если срабатывание было, то результат будет отличен от нул . Если срабатывани в канале не было, то блок 10 (микроЭВМ) переходит к анализу следующего канала до тех пор, пока не будет обнаружен сработавший канал. Как только обнаружен факт срабатывани канала, в соответствии с алгоритмом блок 10 (микроэвм) записывает в блок 14 пам ти , который по отношекию к блоку 10 (перва микроэвм) вл етс дополнительным сегментом ES, следующие данные: содержимое счетчика 2 в две чейки пам ти, адрес считывани блока 4 пам ти (содержимое регистра SI микропроцессора 26), все шестнадцать измерений канала, в которых зафиксировано срабатывание (фиг.8), Thus, if at least one of the two tests described gives a zero result, it means that the channel is not triggered, if there was a trigger, then the result will be different from zero. If there was no trigger in the channel, block 10 (microcomputer) proceeds to the analysis of the next channel until the channel that has been triggered is detected. As soon as the fact that the channel is triggered is detected, in accordance with the algorithm, block 10 (micro-computer) writes into memory block 14, which is an additional segment of ES with respect to block 10 (first micro-computer), the following data: the contents of counter 2 in two memory cells , the read address of memory block 4 (the contents of microprocessor register SI 26), all sixteen channel measurements in which the response is recorded (Fig. 8),
Второй блок 14 пам ти вл етс сегментом данных дл блока 11 (микро ЭВМ) , Второй блок 11 (втора микро- ЭВМ) продолжает обработку информации , записанной в блок 14 пам ти. The second memory block 14 is a data segment for the block 11 (microcomputer), the Second block 11 (the second microcomputer) continues processing the information recorded in the memory block 14.
Так как в блок 4 пам ти информаци по каналам идет с опережением по отношению к считыванию (с этого же блока 4) в блок 10 дл обработки, то врем , которое определ етс счет- 2, ушло вперед по отношению к группе каналов, информаци которых в данный момент обрабатываетс .Дл определени действительного времени записи информации по каналу, который в данный момент обрабатываетс блоком 10, надо из кода счетчика 2 вычесть количество полных групп чеек (по 2 чеек в каждой группе) умножением на врем запоминани одной группы, т.е. врем t первого измеSince the information on channels goes to memory block 4 ahead of reading (from this same block 4) to processing unit 10, the time, which is determined by counting 2, has gone ahead with respect to the group of channels whose information is currently being processed. To determine the actual recording time of the channel that is currently being processed by block 10, it is necessary to subtract from the counter code 2 the number of complete cell groups (2 cells in each group) by multiplying by the memorization time of one group, i.e. . time t of the first change
рени в группе из 16 каналов - trheni in a group of 16 channels - t
Целое количество групп чеек определ етс в пределах разности между адресом записи (содержимое счетчика 2 младшие разр ды) и адресом считывани (следующа чейка во втором блоке пам ти). Номер сработавшего канала определ етс по младшим п-раз- р дам адреса считывани . Далее второй блок 11 (втора микроэвм) переходит к процессу очистки от дребезга шестнадцати измерений,которые записаны в последней чейке записи срабатывание канала. ,Дп этого в сегменте стека (ОЗУ 28 сегмент SS) второго блока 11 (втора микроЭВМ) хран тс предьщущие состо ни всех 2 канало- лов, которые первоначально переписываютс из ОЗУ стека первого блока 10 (перва микроэвм), а затем выбираютс по мере срабатывани каналов. Устранение дребезга производитс по следующему алгоритму. Рассматриваетс предыдущее состо ние канала и два последующих состо ни , в текущее состо ние канала записываетс то значение (1 или 0), которое преобладает в трех рассматриваемых значени х. Дп по снени алгоритма приводитс числовой пример. Пусть записаны следующие измерени ;An integer number of groups of cells is determined within the difference between the address of the record (the contents of the counter 2 and the least significant bits) and the address of the read (the next cell in the second memory block). The number of the triggered channel is determined by the lower n-bits of the read address. Next, the second block 11 (second microcomputer) proceeds to the chattering process of sixteen measurements, which are recorded in the last cell of the recording channel response. In this stack segment (RAM 28 SS segment) of the second block 11 (second microcomputer), the previous states of all 2 channels, which are initially rewritten from the RAM stack of the first block 10 (first micro computers), are selected and then selected channels. Bounce elimination is performed according to the following algorithm. The previous state of the channel and two subsequent states are considered, the value (1 or 0) that prevails in the three considered values is recorded in the current state of the channel. An explanation of the algorithm provides a numerical example. Let the following measurements be recorded;
А, A A A A A A-yAgAqA oA,, А,,, А,,, 00010110110 1 1 111A, A A A A A A A-yAgAqA oA ,, A ,, A, A ,, 00010110110 1 1 111
предыдущее состо ние этого канала равно 0. Очистка от дребезга производитс по следзгющему алгоритму.the previous state of this channel is equal to 0. The chattering is performed according to the following algorithm.
Рассматриваем предыдущее значение (0) и два следующих Ag (0,0,0) и в текущее (преобразованное измерение ) записываем 0. Затем рассматриваетс полученное преобразованное измерение 0) и два последунщих (А, ) ив текущее состо ние снова записываетс О, Далее рассматривают записанное текущее (0) и измерени А2 ОиАз О и т.д. в соответствии с приведенной таблицей.Consider the previous value (0) and the next two Ag (0,0,0) and write the current (converted measurement) 0. Then the obtained transformed measurement 0 is considered and two subsequent ones (A,) and in the current state again recorded O, Next consider the recorded current (0) and A2 OiAz O measurements, etc. in accordance with the table.
Далее определ етс пор дковый номер измерени , после которого изошло срабатывание канала, в данном случае № 6. Так как каждое последующее измерение по каналу отстает на временный интервал, определ емый временем опроса всех каналов (циклом опроса) - 1ц, то дл определени точного времени срабатывани ten. к канала количество измерений до срабатывани N 6 умножаетс на величину t ц (врем цикла опроса) и к полученному результату прибавл ют значение интервала времени (t) первого измерени в группе из 16 каналовNext, the measurement sequence number is determined, after which the channel triggered, in this case No. 6. Since each subsequent measurement on the channel is lagging behind the time interval determined by the polling time of all channels (polling cycle), 1 c, then to determine the exact time triggered ten. to the channel, the number of measurements before triggering N 6 is multiplied by the value of t c (the time of the polling cycle) and the value of the first measurement in the group of 16 channels is added to the result obtained.
ср.к Wed to
+ Nt+ Nt
ЦДалее второй блок 11 (втора микро- ЭВМ) выдает информацию о срабатыва- 20 НИИ канала (точное врем t р срабатывани , номер канала N, новое состо ние канала, в данном случае 1) на вход блока 21.Next, the second block 11 (the second microcomputer) provides information about the channel triggering (the exact response time T p, the channel number N, the new state of the channel, in this case 1) to the input of block 21.
Выдача информации осуществл етс 25 в следующем пор дке.The release of information is carried out 25 in the following order.
Значение времени срабатывани канала tcp, заноситс в регистр 37 по обращению блока 11, как ко внещнему устройству, адрес обращени дешифрируетс на элементе И 36, сигналом с которого запускают блок 38 управлени , который переписывает содержимое регистра 37 в регистр 39 сдвига. По сигналам, формируемым блоком 33 управлени , информаци из регистра 39 поступает на выход- устройства.The value of the channel tcp trip time is entered into register 37 by the request of block 11 as an external device, the address of the address is decrypted on AND 36, the signal from which starts control block 38, which writes the contents of register 37 to shift register 39. According to the signals generated by the control unit 33, information from the register 39 arrives at the output device.
Таким же образом вьщаетс на выход устройства вс остальна информаци о срабатывании канала. Далее описываютс устройства, которые выполн ют вспомогательные функции, т.-к. обращение к блоку 14 пам ти производитс от двух блоков 10 и 11 (двух микроэвм), причем эти обращени дешифруютс на элементах И 12 и 19, поэтому введен второй блок 16 сравнени приоритетов, который распредел ет по времени обращени к общему блоку 14 пам ти от двух блоков (микро- ЭВМ) и управл ет-вторым формирователем 15 адреса. В этом блоке поочередно открываютс шинные формирователи 32,33 или 34,35 (фиг.-5), подключа к магистрали адреса (МА) и управлени (I-iy) блока 14 пам ти магистрали адреса и управлени одного из двух блоков (микроэвм). Дл реализации двухсторонней св зи между блокамиIn the same way, all other information about channel triggering is output to the device. The following describes devices that perform auxiliary functions, i.e., Memory 14 is accessed from two blocks 10 and 11 (two microelectric computers), and these calls are decrypted on AND 12 and 19 elements, so the second priority comparison unit 16 is introduced, which distributes in time to the general memory block 14 from two blocks (a microcomputer) and controls the second driver 15 addresses. In this block, bus drivers 32.33 or 34.35 (FIGS. -5) are alternately opened, connected to the address (MA) and control (I-iy) bus of the address bus and control memory block 14 of one of the two blocks (micro computers) . To implement two-way communication between the blocks
00
5five
0 0
5 five
00
5five
00
5five
00
5five
10и 11 (микроэвм) применены два параллельных интерфейса 17 и 18 типа 580 ВВ55, С помощью регистров А этих интерфейсов осуществл етс двухсторонний обмен информацией между блоками 10 и 11. С этой целью в соответствии с программой работы ЭВМ 1010 and 11 (microcomputer) two parallel interfaces 17 and 18 of type 580 BB55 are used. With the help of the registers A of these interfaces, two-way information is exchanged between blocks 10 and 11. To this end, in accordance with the work program of the computer 10
и 11 в регистры А интерфейсов 17 и 8 записываетс программа режима II, обеспечивающа двухсторонний синхронный обмен между регистрами А параллельно программируемых интерфейсов.and 11, a mode II program is recorded in registers A of interfaces 17 and 8, providing two-way synchronous exchange between registers A of parallel programmable interfaces.
Регистры В интерфейсов предназначены дл формировани векторов прерывани и в соответствие с программой каждой микроэвм 10 и 11 в них записываетс программа режима I - односторонн синхронна запись в регистр 13.The registers B of the interfaces are designed to form interrupt vectors and, in accordance with the program of each microcomputer 10 and 11, a mode I program is written in them — a one-way synchronous write to register 13.
Работу параллельно-программируемых интерфейсов 17 и 18 рассмотрим применительно к решению задачи передачи адреса записи блока 14 пам ти, который занесен в блоки 10 и 11.Этот адрес записи находитс в регистре Д1 блока 10 (первой микроЭВМ), который вл етс дополнительным сегментом (ES).,The operation of parallel-programmable interfaces 17 and 18 will be considered with reference to solving the problem of transferring the write address of memory block 14, which is stored in blocks 10 and 11. This write address is in register D1 of block 10 (first microcomputer), which is an additional segment (ES ).
Данный адрес записи необходимо передать блоку 11 (второй микроэвм), чтобы при чтении информации из второго блока 14 пам ти адрес чтени не превысил адреса записи. Блок 11 (втора микроэвм), обраща сь через И 20 к внвшнеьгу устройству интерфейса 18, вписывает в его регистр вектор прерывани дл блока 10 (первой микроЭВМ). Блок 10 (перва микроЭВМ) по этому вектору, который поступает на вход VEC к запросу прерывани (вход 1И1), прерывает выполнение своей основной программы поиска сработавшего канала и переходит на программу прерывани . По программе прерывани первый микропроцессор 5аписывает содержимое регистра Д1 во внешнее устройство , которым вл етс регистр А интерфейса 17. 1 .This write address must be transferred to block 11 (second micro-computer) so that when reading information from the second memory block 14, the read address does not exceed the write address. Block 11 (the second microelectric computer), accessing AND 20 to the internal interface 18 device, writes the interrupt vector for its unit 10 (the first microcomputer) into its register. Block 10 (the first microcomputer) on this vector, which enters the VEC input to the interrupt request (input 1-1), interrupts the execution of its main channel search program and proceeds to the interrupt program. According to the interrupt program, the first microprocessor 5 writes the contents of register D1 to an external device, which is register A of interface 17. 1.
Так как оба регистра А запрограммированы в режиме II работы, то информаци иэ регистра А интерфейса 17 переписываетс в регистр А интерфейса 18. Затем блок 10 (первой микроЭВМ ) записывает в регистр В интерфейса 17 вектор прерывани дл блокаSince both registers A are programmed in mode II of operation, the information in registers A of interface 17 is written to register A of interface 18. Then block 10 (the first microcomputer) writes the interrupt vector for the block to register B of interface 17
11(второй микроэвм), по этому запросу на прерывание блок 11 (второй микроэвм) прекращает выполнить свою11 (second microcomputer), on this interruption request, block 11 (second microcomputer) stops performing its
основную программу и переходит на выполнение программы прерывани . По этой программе блок 11 (втора микро ЭВМ) опрашивает регистр А интерфейса 18 и записывает его содержимое в микропроцессор второй микроэвм.the main program and proceeds to the execution of the interrupt program. According to this program, block 11 (the second micro computer) polls register A of interface 18 and writes its contents into the microprocessor of the second micro computer.
Многоканальное устройство дл сбора информации позвол ет обнаружить срабатывание любого канала,апрок- симировать это срабатывание, т.е. очищать от дребезга, точно прив зывать ко времени, когда это срабатывание произошло, и формировать выходной последовательный кадр, содержащий информацию о каждом срабатывании в любом канале.A multichannel device for collecting information allows detecting the operation of any channel, approximating this operation, i.e. clear bounce, precisely tied to the time when this triggering occurred, and form an output sequential frame containing information about each triggering in any channel.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884415267A SU1605273A1 (en) | 1988-02-25 | 1988-02-25 | Multichannel data acquisition device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884415267A SU1605273A1 (en) | 1988-02-25 | 1988-02-25 | Multichannel data acquisition device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1605273A1 true SU1605273A1 (en) | 1990-11-07 |
Family
ID=21370752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884415267A SU1605273A1 (en) | 1988-02-25 | 1988-02-25 | Multichannel data acquisition device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1605273A1 (en) |
-
1988
- 1988-02-25 SU SU884415267A patent/SU1605273A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1117677, кл. G 08 С 15/06, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1605273A1 (en) | Multichannel data acquisition device | |
US5440689A (en) | Interprocessor communication system for direct processor to processor communication between internal general purpose registers transparent to the execution of processors thereof | |
SU1633417A1 (en) | Computer system | |
SU1695319A1 (en) | Matrix computing device | |
SU1341636A1 (en) | Program interruption device | |
JPS633392B2 (en) | ||
SU741269A1 (en) | Microprogramme processor | |
SU1472909A1 (en) | Dynamic addressing memory | |
SU1144109A1 (en) | Device for polling information channels | |
SU1689951A1 (en) | Device for servicing requests | |
SU881727A1 (en) | Liscrete information collecting device | |
SU1399750A1 (en) | Device for interfacing two digital computers with common storage | |
SU1026163A1 (en) | Information writing/readout control device | |
SU1156080A1 (en) | Port-to-port interface operating in computer system | |
SU1198526A1 (en) | Device for selecting external memory address | |
SU1647594A1 (en) | Programmable controller | |
SU1596332A1 (en) | Device for checking computing process of electronic computer | |
RU2023295C1 (en) | Device to receive and transmit information | |
RU1837287C (en) | Interprocessor job-allocating device | |
SU934464A1 (en) | Multiplexor channel | |
SU1737454A1 (en) | Device for storing route of interprocessor exchanges in multiprocessor systems | |
SU1425683A1 (en) | Device for debugging software/hardware blocks | |
JP2940000B2 (en) | Single chip microcomputer | |
SU1022158A1 (en) | Computing device | |
SU1481854A1 (en) | Dynamic memory |