RU2023295C1

RU2023295C1 - Device to receive and transmit information

Info

Publication number: RU2023295C1
Authority: RU
Inventors: В.П. Каюмов; А.Н. Романов; Т.Д. Бутвина; Е.А. Ефремов
Original assignee: Московский Институт Инженеров Гражданской Авиации
Priority date: 1991-06-28
Filing date: 1991-06-28
Publication date: 1994-11-15

Abstract

FIELD: automatics. SUBSTANCE: device is supplemented with third storage unit, first and second AND gates, flip-flop, fourth and fifth delay elements, third counter, second OR gate and group of OR gates. Apart from them device has two registers, decoder, five groups of AND gates, two storage elements, three delay elements, two OR gates. EFFECT: enhanced reliability of device by exclusion of losses of jobs for solving of functional tasks. 3 dwg

Description

Изобретение относится к автоматике, в частности к устройству для приема и передачи информации. The invention relates to automation, in particular to a device for receiving and transmitting information.

Известны устройства, содержащие первый регистр, информационный и синхронизирующий входы которого являются первым информационным и первым синхронизирующим входом устройства, дешифратор, вход которого соединен с первым выходом первого регистра, а выходы подключены к одним входам элементов И первой группы, другие входы которых соединены с выходом первого элемента задержки, а выходы подключены к входам считывания первого блока памяти, выход которого соединен с информационным входом второго регистра, синхронизирующий вход которого подключен к выходу второго элемента задержки, вход которого соединен с выходом первого элемента задержки, триггер, прямой и инверсный выходы которого подключены к одним входам первого и второго элементов И, первый элемент ИЛИ, выход которого соединен с выходом третьего элемента задержки, второй блок памяти, вторую, третью, четвертую и пятую группы элементов И, четвертый и пятый элементы задержки третий регистр, информационный и синхронизирующий входы которого являются вторым информационным и синхронизирующим входами устройства, а выходы подключены к одним входам элементов И второй, третьей и четвертой групп, второй элемент ИЛИ, входы которого соединены с выходами первого элемента И третьего элемента задержки, а выход подключен к входу считывания второго блока памяти, к входу четвертого элемента задержки и к одним входам элементов И пятой группы, другие входы которых соединены с выходом второго блока памяти, а выходы являются информационными выходами устройства, группу триггеров, единичные входы которых соединены с выходами соответствующих элементов И второй, третьей и четвертой групп, подключенных к входам первого элемента ИЛИ, первый счетчик, счетный вход которого соединен с выходом четвертого элемента задержки, подключенного к входу пятого элемента задержки, выход которого соединен с другими входами первого и второго элементов И, компаратор, информационные входы которого подключены к второму выходу первого регистра и к выходу первого счетчика, а выход соединен с единичным входом триггера, сумматор, информационные входы которого соединены с выходами второго регистра и счетчика, а выход подключен к адресному входу второго блока памяти, шестой элемент задержки, вход которого соединен с выходом второго элемента И, третий элемент ИЛИ, один вход которого подключен к выходу второго элемента задержки, а выход соединен с другими входами элементов И второй группы, седьмой элемент задержки, вход которого подключен к выходу второго элемента И третьей группы, а выход соединен с другим входом третьего элемента ИЛИ, и второй счетчик, установочный вход которого подключен к выходу шестого элемента задержки, счетный вход которого подключен к выходу второго элемента И третьей группы, а выход переноса является сигнальным выходом устройства, при этом установочные входы триггеров группы соединены с выходом второго элемента И, а прямые выходы подключены к соответствующим входам элементов И пятой группы, установочные входы первого и второго регистров, первого счетчика и триггера соединены с выходом шестого элемента задержки, другие входы элементов И третьей группы подключены к выходу второго элемента И второй группы, другие входы элементов И четвертой группы соединены с выходом второго элемента третьей группы, вход первого элемента задержки подключен к первому синхронизирующему входу устройства, а выход второго элемента И является управляющим выходом устройства. Known devices containing a first register, information and clock inputs of which are the first information and first clock input of the device, a decoder, the input of which is connected to the first output of the first register, and the outputs are connected to one of the inputs of the elements of the first group, the other inputs of which are connected to the output of the first delay element, and the outputs are connected to the read inputs of the first memory block, the output of which is connected to the information input of the second register, the synchronizing input of which is connected which is associated with the output of the second delay element, the input of which is connected to the output of the first delay element, a trigger whose direct and inverse outputs are connected to one of the inputs of the first and second AND elements, the first OR element, whose output is connected to the output of the third delay element, the second memory block, the second, third, fourth and fifth groups of AND elements, the fourth and fifth delay elements are the third register, the information and synchronizing inputs of which are the second information and synchronizing inputs of the device, and the outputs are sub are directed to one inputs of AND elements of the second, third and fourth groups, the second OR element, the inputs of which are connected to the outputs of the first AND element of the third delay element, and the output is connected to the read input of the second memory block, to the input of the fourth delay element and to one inputs of AND elements the fifth group, the other inputs of which are connected to the output of the second memory block, and the outputs are the information outputs of the device, a group of triggers, the individual inputs of which are connected to the outputs of the corresponding elements And the second, third and fourth of the groups connected to the inputs of the first OR element, the first counter, the counting input of which is connected to the output of the fourth delay element connected to the input of the fifth delay element, the output of which is connected to other inputs of the first and second AND elements, the comparator, whose information inputs are connected to the second the output of the first register and the output of the first counter, and the output is connected to a single input of the trigger, the adder, the information inputs of which are connected to the outputs of the second register and counter, and the output is connected to the address mu input of the second memory unit, the sixth delay element, the input of which is connected to the output of the second AND element, the third OR element, one input of which is connected to the output of the second delay element, and the output is connected to other inputs of the AND elements of the second group, the seventh delay element, whose input connected to the output of the second AND element of the third group, and the output is connected to another input of the third OR element, and a second counter, the installation input of which is connected to the output of the sixth delay element, the counting input of which is connected to the output of the second about the And element of the third group, and the transfer output is the signal output of the device, while the installation inputs of the triggers of the group are connected to the output of the second And element, and the direct outputs are connected to the corresponding inputs of the elements of the fifth group, the installation inputs of the first and second registers, the first counter and trigger connected to the output of the sixth delay element, other inputs of the AND elements of the third group are connected to the output of the second element AND the second group, other inputs of the elements of the fourth group are connected to the output of the second nta of the third group, the input of the first delay element is connected to the first synchronizing input of the device, and the output of the second element And is the control output of the device.

Недостаток этого устройства состоит в его невысокой надежности, обусловленной тем, что конструктивное выполнение не позволяет сохранить задания на решение функциональных задач, если терминалы сети не готовы к их приему в течение заданного времени, определяемого счетчиком. The disadvantage of this device is its low reliability, due to the fact that the constructive implementation does not allow you to save tasks for solving functional problems if the network terminals are not ready to receive them for a given time, determined by the counter.

Цель изобретения состоит в повышении надежности устройства путем исключения потери заданий на решение функциональных задач. The purpose of the invention is to increase the reliability of the device by eliminating the loss of tasks to solve functional problems.

Поставленная цель достигается тем, что в известное устройство введены третий блок памяти, информационные входы которого соединены с выходами первого регистра, первый элемент И, входы которого соединены с выходом первого элемента задержки и соответствующим выходом дешифратора, триггер, прямой вход которого подключен к выходу первого элемента И, а инверсный выход соединен с третьим входом элементов И второй группы, второй элемент И, один вход которого подключен к прямому выходу триггера, другой вход соединен с выходом второго элемента задержки, а выход подключен к входу считывания третьего блока памяти, четвертый элемент задержки, вход которого соединен с выходом второго счетчика, а выход подключен к входу записи третьего блока памяти, пятый элемент задержки, вход которого соединен с выходом второго элемента И, а выход подключен к инверсному входу триггера, третий счетчик, суммирующий вход которого соединен с выходом второго счетчика, вычитающий вход подключен к выходу пятого элемента задержки, а выход соединен с адресным входом третьего блока памяти, второй элемент ИЛИ, один вход которого является первым синхронизирующим входом устройства, другой соединен с выходом пятого элемента задержки, а выход подключен к синхронизирующему входу первого регистра, и группа элементов ИЛИ, одни входы которых соединены с выходами третьего блока памяти, другие - являются первым информационным входом устройства, а выходы подключены к информационному входу первого регистра. This goal is achieved by the fact that a third memory block is introduced into the known device, the information inputs of which are connected to the outputs of the first register, the first element And, the inputs of which are connected to the output of the first delay element and the corresponding output of the decoder, a trigger whose direct input is connected to the output of the first element And, and the inverse output is connected to the third input of the AND elements of the second group, the second And element, one input of which is connected to the direct output of the trigger, the other input is connected to the output of the second element hold, and the output is connected to the read input of the third memory unit, the fourth delay element, the input of which is connected to the output of the second counter, and the output is connected to the recording input of the third memory unit, the fifth delay element, the input of which is connected to the output of the second AND element, and the output is connected to the inverse input of the trigger, the third counter, the summing input of which is connected to the output of the second counter, the subtracting input is connected to the output of the fifth delay element, and the output is connected to the address input of the third memory block, the second OR element, about the din input of which is the first synchronizing input of the device, the other is connected to the output of the fifth delay element, and the output is connected to the synchronizing input of the first register, and a group of OR elements, some of whose inputs are connected to the outputs of the third memory block, the others are the first information input of the device, and the outputs are connected to the information input of the first register.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - пример конструктивного выполнения блока управления; на фиг. 3 - пример выполнения мультиплексора. In FIG. 1 shows a block diagram of a device; in FIG. 2 is an example of a structural embodiment of a control unit; in FIG. 3 is an example of a multiplexer.

Устройство (фиг. 1) содержит первый 1, второй 2, третий 3 и четвертый 4 регистры, первый 5, второй 6 и третий 7 блоки памяти, первый 8, второй 9 и третий 10 счетчики, сумматор 11, дешифратор 12, компаратор 13, блок управления 14, первая 15-17, вторая 18-19, третья 20-21 и четвертая 22-23 группы элементов И, мультиплексор 24, первый 25 и второй 26 элементы И, триггер 27, группа 28 элементов ИЛИ, первый 29 и второй 30 элементы ИЛИ, первый 29 и второй 30 элементы ИЛИ, первый 31, второй 32, третий 33, четвертый 34, пятый 35 элементы задержки. The device (Fig. 1) contains the first 1, second 2, third 3 and fourth 4 registers, the first 5, second 6 and third 7 memory blocks, the first 8, second 9 and third 10 counters, adder 11, decoder 12, comparator 13, control unit 14, the first 15-17, the second 18-19, the third 20-21 and the fourth 22-23 of the group of elements And, the multiplexer 24, the first 25 and the second 26 elements And, the trigger 27, the group of 28 elements OR, the first 29 and second 30 OR elements, first 29 and second 30 OR elements, first 31, second 32, third 33, fourth 34, fifth 35 delay elements.

На фиг. 1 также показаны входы 36-39 и выходы 40-45 устройства, внутренние связи 46-58. In FIG. 1 also shows inputs 36-39 and outputs 40-45 of the device, internal communications 46-58.

Блок управления (фиг. 2) содержит триггер 59, элементы 60, 61 И, элементы 62, 63 ИЛИ, элементы 64, 65, 66 и 67 элементы задержки. The control unit (Fig. 2) contains a trigger 59, elements 60, 61 AND, elements 62, 63 OR, elements 64, 65, 66 and 67 delay elements.

Мультиплексор (фиг. 3) содержит группы элементов 68-70 И. The multiplexer (Fig. 3) contains a group of elements 68-70 I.

Блок управления 14 и мультиплексор 24 представлены на фиг. 1 для упрощения чертежа отдельными блоками, куда включены узлы и элементы прототипа, показанные на фиг. 2 и 3. The control unit 14 and the multiplexer 24 are shown in FIG. 1 to simplify the drawing in separate blocks, which includes the nodes and elements of the prototype shown in FIG. 2 and 3.

Устройство работает следующим образом. The device operates as follows.

Учитывая, что в сети работают несколько терминалов, входы которых подключены к выходам 43-45 соответственно, то их состояние, в котором они находятся (заняты, неисправны или готовы к приему запросов) поступает в соответствующие разряды реги- стра 3. При этом, если, например, первый терминал готов к приему задания на решение задачи, то элемент 18 И будет открыт, а элемент 19 И, подключенный к инверсному выходу того разряда будет закрыт. Given that several terminals work in the network, the inputs of which are connected to outputs 43-45, respectively, their state in which they are (busy, malfunctioning, or ready to receive requests) enters the corresponding bits of register 3. Moreover, if for example, the first terminal is ready to receive a task to solve the problem, then the element 18 And will be open, and the element 19 And connected to the inverse output of that discharge will be closed.

Диспетчер сети формирует задание на решение задачи, который с входа 36 заносится через элементы 28 И в регистр 1 синхроимпульсом с входа 39. Запрос на решение задачи представляет собой кодограмму следующего вида: Код типа задачи расшифровывается дешифратором 12 и открывает один из элементов 15-17 И, на другие входы которых поступает синхроимпульс с входа 39, задержанный элементом задержки 31 на время переходных процессов в регистре 1 и дешифраторе 12. The network manager generates a task for solving the problem, which is input from input 36 through elements 28 And into register 1 by a clock from input 39. The request for solving the problem is a codogram of the following form: The code for the type of task is decoded by decoder 12 and opens one of the elements 15-17 AND , to the other inputs of which a clock pulse from input 39 is received, delayed by a delay element 31 for the duration of transients in register 1 and decoder 12.

Синхроимпульс проходит через открытый элемент группы элементов 15-17 и поступает на вход фиксированной ячейки памяти блока 5, где записан базовый адрес области памяти, в которой хранятся исходные данные для решения задачи. The clock passes through the open element of the group of elements 15-17 and enters the input of a fixed memory cell of block 5, where the base address of the memory area in which the initial data for solving the problem is stored is recorded.

Код базового адреса считывается из блока 5 на вход регистра 2, куда и заносится синхроимпульсом с выхода элемента задержки 32, задерживающего синхроимпульс на время считывания кода из блока 5 памяти. The base address code is read from block 5 to the input of register 2, where it is recorded by the clock pulse from the output of the delay element 32, which delays the clock pulse while it is reading the code from memory block 5.

С выхода регистра 2 код базового адреса поступает на вход комбинационного сумматора 11, на другой вход которого подается содержимое счетчика 8. Учитывая, что к началу работы устройства счетчик 8 сброшен в исходное состояние, то на выходе сумматора 11 и на адресном входе блока памяти 6 устанавливается код базового адреса первой ячейки блока 5 памяти, где хранятся первые исходные данные в следующем виде:
После установки базового адреса на входе блока памяти 6 импульс синхронизации с выхода элемента задержки 32, проходящий через элемент 29 ИЛИ, используется для организации выбора терминала, готового в данной ситуации принять на себя решение задачи с указанным номером.From the output of register 2, the base address code is fed to the input of the combiner adder 11, to the other input of which the contents of the counter 8 are supplied. Considering that by the beginning of the operation of the device, the counter 8 has been reset, then the output of the adder 11 and the address input of the memory unit 6 are set the code of the base address of the first cell of memory unit 5, where the first source data is stored in the following form:
After setting the base address at the input of the memory unit 6, the synchronization pulse from the output of the delay element 32, passing through the element 29 OR, is used to organize the selection of the terminal, ready in this situation to take on the solution of the problem with the specified number.

С этой целью указанный синхроимпульс с выхода элемента 29 ИЛИ поступает на одни входы элементов 18, 19 И, другие входы которых подключены к прямому и инверсному выходам первого разряда регистра 3, фиксирующего готовность первого терминала к работе. To this end, the specified clock from the output of the 29 OR element is supplied to one of the inputs of the 18, 19 AND elements, the other inputs of which are connected to the direct and inverse outputs of the first discharge of register 3, which fixes the readiness of the first terminal for operation.

Если первый терминал готов к принятию задачи на решение, то элемент 18 И будет открыт, а элемент 19 И закрыт. Тогда импульс с выхода элемента 29 ИЛИ проходит через элемент 18 И на вход разряда регистра 4 и, во-первых, устанавливает триггер первого разряда регистра 4 с единичное состояние, который высоким потенциалом с выхода 56 открывает группу 68 элементов И мультиплексора 24, подключая тем самым выход блока памяти 6 к выходу 43 и далее к входу первого терминала. If the first terminal is ready to accept the task for the solution, then element 18 And will be open, and element 19 And closed. Then the pulse from the output of the OR element 29 passes through the And element 18 to the input of the discharge of the register 4 and, firstly, sets the trigger of the first discharge of the register 4 with a single state, which with high potential from the output 56 opens the group of 68 elements AND of the multiplexer 24, thereby connecting the output of the memory unit 6 to the output 43 and further to the input of the first terminal.

Во-вторых, этот же синхроимпульс проходит на вход 47 блока 14 и далее через элемент 62 ИЛИ на вход элемента задержки 64, где задерживается на время подключения первого терминала к выходу блока памяти 6, и затем через элемент 63 ИЛИ поступает на вход считывания блока 6 памяти и на входы элементов 68 И мультиплексора 24, считывая и выдавая содержимое ячейки с базовым адресом на выход 43. Secondly, the same clock goes to the input 47 of block 14 and then through the OR element 62 to the input of the delay element 64, where it is delayed by the time the first terminal is connected to the output of the memory unit 6, and then through the 63 element OR arrives at the read input of the block 6 memory and inputs of elements 68 And multiplexer 24, reading and issuing the contents of the cell with a base address to output 43.

Кроме того, с выхода элемента 63 ИЛИ блока 14 тот же импульс поступает на вход элемента задержки 65, где задерживается на время считывания данных, и далее поступает как на счетный вход счетчика 8, устанавливая в нем единицу, так и на вход элемента задержки 66, где задерживается на время, равное сумме времени срабатывания счетчика 8, компаратора 13 и триггера 59, и далее поступает на входы элементов 60, 61 блока 14. In addition, from the output of the OR element 63 of block 14, the same pulse is fed to the input of the delay element 65, where it is delayed by the time it takes to read the data, and then it goes both to the counting input of the counter 8, setting it to 1, and to the input of the delay element 66, where it is delayed for a time equal to the sum of the response time of the counter 8, the comparator 13 and the trigger 59, and then goes to the inputs of the elements 60, 61 of the block 14.

Процесс увеличения адреса считывания счетчиком 8 продолжается до тех пор, пока компаратор 13 не зафиксирует равенство кода числа исходных данных, хранящихся в регистре 1, с числом, зафиксированным в счетчике 8. Тогда импульсом с выхода компаратора 13 триггер 59 блока 14 устанавливается в единичное состояние, при котором элемент 60 И будет закрыт, а элемент 61 будет открыт. The process of increasing the read address by counter 8 continues until the comparator 13 fixes the equality of the code of the number of source data stored in register 1 with the number recorded in counter 8. Then, with the pulse from the output of the comparator 13, trigger 59 of block 14 is set to a single state, in which element 60 And will be closed, and element 61 will be open.

Импульс с выхода элемента 66 задержки, задержанный на время срабатывания компаратора 13 и триггера 59, проходит через элемент 61 И на выход 52 блока 14 и далее на выход 40 в качестве сигнала окончания выдачи исходных данных и запуска задачи на решение. The pulse from the output of the delay element 66, delayed by the response time of the comparator 13 and the trigger 59, passes through the element 61 And to the output 52 of the block 14 and then to the output 40 as a signal to end the issuance of the source data and start the solution task.

Кроме того, этот же импульс возвращает триггер первого разряда регистра 4 в исходное состояние, отключая первый терминал от выхода блока 6, а также, после задержки элементом 67 на время сброса триггеров регистра 4 в исходное состояние, поступает на установочные входы триггера 59, регистров 1 и 2, счетчиков 8 и 9. In addition, the same pulse returns the trigger of the first discharge of register 4 to its original state, disconnecting the first terminal from the output of block 6, and also, after a delay by element 67 for the duration of resetting the triggers of register 4 to its initial state, it goes to the setting inputs of trigger 59 of registers 1 and 2, counters 8 and 9.

Если же в процессе проверки состояния терминалов сети первый из них будет не готов к работе, то элемент 18 И будет закрыт, а элемент 19 И - открыт. Тогда импульс с выхода элемента 19 И поступает на опрос состояния элементов 20, 21 И, фиксирующих готовность второго терминала. If, in the process of checking the status of the network terminals, the first one is not ready for operation, then element 18 And will be closed, and element 19 And will be open. Then the pulse from the output of the element 19 And goes to the interrogation of the state of the elements 20, 21 And, fixing the readiness of the second terminal.

При готовности второго терминала открыт будет элемент 20 И, и импульс с его выхода установит очередной триггер регистра 4 в единичное состояние, и поступит на вход элемента 62 ИЛИ блока 14, запуская устройство на процесс выдачи исходных данных описанным выше образом на вход второго терминала. When the second terminal is ready, the And element 20 will be opened, and the pulse from its output will set the next trigger of register 4 to a single state, and will go to the input of the OR element 62 of block 14, starting the device to process the initial data in the manner described above at the input of the second terminal.

Если же и второй терминал не готов принять задание на решение задачи, то импульс с выхода элемента 19 И проходит через элемент 21 И на входы элементов 22, 23 И. If the second terminal is also not ready to accept the task of solving the problem, then the pulse from the output of element 19 AND passes through element 21 AND to the inputs of elements 22, 23 I.

Может оказаться, что к данному моменту времени все терминалы сети оказались занятыми. Тогда импульс с выхода элемента 23 И поступает на счетный вход счетчика 9, фиксирующего тот факт, что задание на решение задачи не принято ни одним терминалом, и на вход элемента задержки 33, время задержки которого определяется принятым временем ожидания задания в очереди на обработку и с выхода которого этот импульс вновь поступает через элемент 29 ИЛИ на опрос состояния терминалов, фиксируемого элементами 18-23 И. It may turn out that at this point in time all the network terminals were busy. Then the pulse from the output of element 23 And goes to the counting input of the counter 9, fixing the fact that the task is not accepted by any terminal, and to the input of the delay element 33, the delay time of which is determined by the accepted waiting time of the task in the processing queue and with the output of which this pulse again enters through element 29 OR to interrogate the state of the terminals, fixed by elements 18-23 I.

Счетчик 9 предназначен для проверки общего времени ожидания задания в очереди на обработку, превышающего установленное значение. Например, максимальное число циклов ожидания может быть равным 8. Тогда очередной девятый импульс, поступающий на счетный вход счетчика 9 будет появляться на выходе переполнения счетчика и на выходе 41 устройства, свидетельствуя о том, что в терминальной сети возникла неисправность, требующая вмешательства оператора. Counter 9 is designed to check the total waiting time for a job in the processing queue that exceeds the set value. For example, the maximum number of waiting cycles can be 8. Then the next ninth pulse arriving at the counter input of the counter 9 will appear at the output of the counter overflow and at the output 41 of the device, indicating that a malfunction has occurred in the terminal network that requires operator intervention.

Однако после того, как задание не удается разместить в течение заданного времени, оно будет потеряно, так как на вход 36 устройства поступит очередное задание от диспетчера. However, after the task cannot be placed within the specified time, it will be lost, since the next task from the dispatcher will arrive at the input 36 of the device.

Для исключения потери заданий в случаях, когда все терминалы заняты, импульс переноса с выхода счетчика 9 поступает на счетный вход счетчика 10, занося в него единицу, в результате чего на входе блока памяти 7 будет сформирован адрес 0001. To eliminate the loss of tasks in cases when all the terminals are busy, the transfer pulse from the output of the counter 9 is fed to the counting input of the counter 10, bringing in a unit, as a result of which the address 0001 will be generated at the input of the memory unit 7.

Кроме того, этот же импульс, задержанный элементом 34 на время срабатывания счетчика 10, поступает на вход записи блока 7 и заносит в ячейку с адресом, сформированным счетчиком 10, содержание задания, находящегося в регистре. In addition, the same pulse, delayed by the element 34 at the time of operation of the counter 10, is fed to the input of the recording unit 7 and puts in the cell with the address formed by the counter 10, the contents of the task in the register.

Этот же импульс с выхода 42 устройства сигнализирует о готовности устройства к приему нового задания с выхода 36. The same pulse from the output 42 of the device signals the readiness of the device to receive a new job from the output 36.

Если же и очередное задание не будет передано какому-либо терминалу, то аналогичным образом в счетчике 10 будет сформирован очередной адрес ячейки, куда и будет записано следующее задание и т.д. If the next task is not transferred to any terminal, then in the same way the next cell address will be generated in counter 10, where the next task will be written, etc.

Такой процесс будет продолжаться до тех пор, пока очередное задание не будет передано на исполнение какому-либо из терминалов и после этого в поступлении новых заданий с выхода 36 не наступит пауза. Such a process will continue until the next task is transferred for execution to one of the terminals and after that there will be no pause in the receipt of new tasks from exit 36.

Это состояние устройства, при котором регистр 1 будет обнулен, зафиксирует дешифратор 12, который высоким потенциалом откроет элемент 25 И и синхроимпульс с выхода 39, задержанный элементом 31, проходит через него на вход триггера 27, устанавливая его в единичное состояние, при котором элемент 26 И будет открыт, а элемент 18 и 19 И - закрыт. This state of the device, in which register 1 will be reset, will be detected by the decoder 12, which will open the element 25 And with a high potential and the clock from the output 39, delayed by the element 31, passes through it to the input of the trigger 27, setting it to a single state, in which the element 26 And it will be opened, and the element 18 and 19 And - is closed.

Тогда синхроимпульс, задержанный элементом 32 на время срабатывания триггера 27, проходит через элемент 26 И сразу на вход считывания блока 7, считывая содержание последнего задания из блока 7 по адресу, хранящемуся в счетчике 10. Then the clock pulse delayed by the element 32 for the duration of the trigger 27, passes through the element 26 And immediately to the read input of block 7, reading the contents of the last job from block 7 at the address stored in the counter 10.

Содержание ячейки памяти с соответствующим адресом с выхода блока 7 через элементы ИЛИ 28 поступает на информационные входы регистра 1 и заносится в него тем же синхроимпульсом, задержанным элементом 35 на время считывания данных из блока 7, который через элемент 30 ИЛИ поступает на синхровход регистра 1. The contents of the memory cell with the corresponding address from the output of block 7 through the elements of OR 28 is fed to the information inputs of register 1 and is entered into it by the same clock pulse delayed by element 35 while reading data from block 7, which, through element 30, is supplied to the clock input of register 1.

Одновременно этот же синхроимпульс поступает как на установочный вход триггера 27, сбрасывая его в исходное состояние, так и на вычитающий вход счетчика 10, устанавливая адрес очередной ячейки блока 7, подлежащей считыванию. At the same time, the same clock pulse arrives at the installation input of the trigger 27, resetting it to its initial state, and at the subtracting input of the counter 10, setting the address of the next cell of block 7 to be read.

Claims

A device for receiving and transmitting information, comprising a first register, information and clock inputs of which are the first information and clock inputs of the device, a decoder whose input is connected to the first output of the first register, and the outputs are connected to the first inputs of the elements of the first group, the second inputs of which are connected with the output of the first delay element, and the outputs are connected to the read inputs of the first memory block, the output of which is connected to the information input of the second register, synchronizing the input of which is connected to the output of the second delay element, the input of which is connected to the output of the first delay element, a trigger whose direct and inverse outputs are connected to the first inputs of the first and second AND elements, the first OR element, the output of which is connected to the input of the third delay element, the second block memory, the second to the fifth group of AND elements, the fourth and fifth delay elements, the third register, the information and synchronizing inputs of which are the second information and synchronizing inputs of the device, and the outputs are sub are connected to the first inputs of AND elements of the second and fourth groups, the second OR element, the inputs of which are connected to the outputs of the first AND element and the third delay element, and the output is connected to the read input of the second memory unit, to the input of the fourth delay element and to the first inputs of AND elements groups, the second inputs of which are connected to the output of the second memory block, and the outputs are the information outputs of the device, a group of triggers, the unit inputs of which are connected to the outputs of the corresponding elements And the second and fourth groups, under connected to the inputs of the first OR element, the first counter, the counting input of which is connected to the output of the fourth delay element, the output of the fifth delay element connected to the input, the output of which is connected to the second inputs of the first and second AND elements, a comparator, the information inputs of which are connected to the second output of the first register and to the output of the first counter, and the output is connected to a single trigger input, an adder, the information inputs of which are connected to the outputs of the second register and counter, and the output is connected to the address input to the second memory unit, the sixth delay element, the input of which is connected to the output of the second AND element, the third OR element, the first input of which is connected to the output of the second delay element, and the output is connected to the second inputs of the AND elements of the second group, the seventh delay element, whose input is connected to the output of the second AND element of the fourth group, and the output is connected to the second input of the third OR element, and a second counter, the installation input of which is connected to the output of the sixth delay element, the counting input is connected to the output of the second element And the fourth group, and the transfer output is the signal output of the device, while the installation inputs of the group triggers are connected to the output of the second AND element, and the direct outputs are connected to the corresponding inputs of the And elements of the fifth group, the installation inputs of the first and second registers, the first counter and trigger are connected to the output of the sixth delay element, the second inputs of the AND elements of the third group are connected to the output of the second element AND the second group, the second inputs of the elements of the fourth group are connected to the output of the second element AND In the third group, the input of the first delay element is connected to the first synchronizing input of the device, and the output of the second element And is the control output of the device, characterized in that, in order to increase reliability, it contains a third memory block, the information inputs of which are connected to the outputs of the first register, the first element And, the inputs of which are connected to the outputs of the first delay element and with the corresponding output of the decoder, a trigger whose direct input is connected to the output of the first element And, and the inverse output is connected to the third inputs of AND elements of the second group, the second AND element, the first input of which is connected to the direct output of the trigger, the second input is connected to the output of the second delay element, and the output is connected to the read input of the third memory block, the fourth delay element, the input of which is connected to the output of the second counter and the output is connected to the recording input of the third memory block, the fifth delay element, the input of which is connected to the output of the second AND element, and the output is connected to the inverse of the trigger input, the third counter summing the input of which is connected nen with the output of the second counter, the subtracting input is connected to the output of the fifth delay element, and the output is connected to the address input of the third memory block, the second OR element, the first input of which is the first clock input of the device, the second input is connected to the output of the fifth delay element, and the output is connected to the synchronizing input of the first register, and a group of OR elements, the first inputs of which are connected to the outputs of the third memory block, the second inputs are the first information input of the device, and the outputs are connected to the info mation input of the first register.