SU1566503A1 - Цифровой частотный детектор - Google Patents

Abstract

Изобретение относитс  к радиотехнике. Цель изобретени  - увеличение уровн  выходного сигнала в режиме многопозиционной частотной телеграфии. Цифровой частотный детектор содержит формирователь 1 импульсов, формирователь 2 управл ющих импульсов, счетчик 3, блоки пам ти 4, 7, блок сравнени  5, опорный генератор 6, элементы И 8, 11 и триггеры 9, 10. ВЧ частотно-манипулированный сигнал поступает на формирователь 1. Его короткие импульсы далее поступают на триггер 9 и на формирователь 2, который управл ет работой счетчика 3 и через элементы И 8, 11 - работой блоков пам ти 4, 7. В зависимости от состо ни  триггера 9 производитс  поочередна  (с периодом входных сигнальных импульсов) перепись кода из счетчика 3 в блоки пам ти 4, 7. Эти коды поступают на блок сравнени  5, на выходе которого выдел етс  импульс длительностью, равной длительности переходного процесса с одного значени  частоты исследуемого сигнала на другое. В режиме многопозиционной частотной телеграфии этот выделенный импульс, пройд  триггер 10, преобразуетс  в телеграфный сигнал. Цель достигаетс  введением триггеров 9, 10 и элемента И 11. 2 ил.

Description

234

п ntj

1НН

- ПИ И

II

I

фи8.2

Claims (1)

1. Формула изобретения

   Цифровой частотный детектор, содержащий последовательно соединенные

   5 1566503 6 формирователь импульсов, формирователь управляющих импульсов, счетчик, первый блок памяти и блок сравнения, тактовый вход формирователя управляющих импульсов соединен со счетным входом счетчика и выходом опорного генератора, выход импульсов блокировки формирователя управляющих импульсов соединен с входом блокировки счетчика, а также второй блок памяти и первый элемент И, отличающийся тем, что, с целью увеличения уровня выходного сигнала в режиме многопозиционной частотной телеграфии, в него введены два триггера и второй элемент И, причем вход синхронизации первого триггера соединен с выходом формирователя импульсов, прямой и инверсный выходы первого триггера соединены с первыми входами первого и второго элементов И соответственно, соединены с выходом импульсов записи формирователя управляющих импульсов, причем выход второго элемента И соединен с входом записи первого блока памяти , выход первого элемента И соединен с входом записи второго блока памяти, входы которого соединены с входами первого блока памяти, а выходы второго блока памяти соединены с вторыми входами блока сравнения, выход которого соединен со счетным входом второго триггера.

   (pus. 2