SU1385293A1

SU1385293A1 - Синтезатор частот

Info

Publication number: SU1385293A1
Application number: SU864150739A
Authority: SU
Inventors: Сергей Алексеевич Беличенко
Original assignee: Предприятие П/Я Р-6693
Priority date: 1986-11-24
Filing date: 1986-11-24
Publication date: 1988-03-30

Abstract

Изобретение относитс к радиотехнике и м.б, использовано дл генерации сетки частот в широкополосных радиопередающих и радиоприемных устр-вах. Цель изобретени - повышение быстродействи . Устр-во содержит опорный 1, делитель частоты с фиксированным коэф. делени 2,фазовый детектор 3, г-ры стабильности тока 4 и 5, фильтр 6 нижних частот, управл емый г-р 7, делитель частоты с переменным, коэф. делени 8, преобразователь кода (ПК) 9, датчик кода 10, ключи 11, 13, 15, регистр 12 сдвига, инвертор 14, RS-триггер 16, элементы И-ИЛИ 17, 18, блок запоминани (БЗ) 23, блок вычислени 24 промежуточного коэф. делени ,блок коммутации 25. С целью повышени быстродействи введены последовательно соединенные элемент задержки 19, элемент ИЛИ 20 и формирователь импульсов 22, а также элемент ИЛИ 21, а в ПК 9 введен БЗ 26. В синтезаторе частот при перестройке рассогласование отрабатываетс в течение одного периода сравнени . Ошибка установки нового значени управл ющего напр жени незначительна и отрабатываетс цепью фазовой автоподстройки частоты . Врем перестройки по сравнению с прототипом уменьшаетс в среднем в 1,5 раза. 1 ил. 3 (Л

Description

Изобретение относится к радиотехнике и может быть использовано для генерации сетки частот в широкополосных радиопередающих и радиоприемных устройствах.

Целью изобретения является повышение быстродействия.

На чертеже представлена структурная электрическая схема синтезатора частот.

Синтезатор частот содержит опорный генератор 1, делитель 2 частоты с фиксированным коэффициентом деления (ДФКД), фазовый детектор 3, первый генератор 4 стабильного тока (ГСТ), второй ГСТ 5, фильтр 6 нижних частот, управляемый генератор 7, делитель 8 частоты с переменным коэффициентом деления (ДПКД), преобразователь 9 кода, датчик 10 кода, первый ключ 11, регистр 12 сдвига, второй ключ 13, инвертор 14, третий ключ 15, RS-триггер 16, первый элемент И-ИЛИ 17, второй элемент И-ИЛИ 18, элемент 19 задержки, первый элемент ИЛИ 20, второй элемент ИЛИ 21, формирователь 22 импульсов, первый блок 23 запоминания, блок 24 вычисления промежуточного коэффициента деления, блок 25 коммутации и второй блок 26 запоминания.

Синтезатор частот работает следующим образом.

В исходном состоянии управляемый генератор 7 вырабатывает сигнал частотой f₇, заданный при помощи коэффициента N, ДПКД 8 и за счет работы кольца фазовой автоподетройки. Последовательности импульсов на входах фазового дехектора 3 имеют одинаковый период повторения и нулевой фазовый сдвиг. На выходе фильтра 6 имеется управляющее напряжение. На первом управляющем входе преобразователя 9 кода сигнал отсутствует и на кодовые входы ДПКД 8 через преобразователь кода 9 передается без изменения код частоты f ₁ с выходов датчика 10 кода После окончания набора нового значения частоты f₅ на установочном выходе датчика 10 кода появляется импульс установки и на кодовых выходах датчика 10 кода появляется информация о Новом значении частоты f₂. Импульс установки поступает на второй управляющий вход преобразователя 9 кода, который производит обработку кодов и на его информационном выходе уста навливается либо уровень 0, либо 1, в зависимости от знака разности частот f₂-f₍. На выходе RS-триггера 16 устанавливается уровень 1, под действием которого на кодовых выходах преобразователя кода 9 появляется код промежуточного коэффициента деления Ν_πρ , пропорциональный разности между предшествующим значением частоты f, и новым значением f₂. Импульс установки через элемент 19 задержки, необходимый для задержки на время формирования кода N _пр, поступает на вход обнуления ДФКД 2, на вход второго элемента ИЛИ 21 и через первый элемент ИЛИ 20 на вход обнуления ДПКД 8. Оба делителя частоты обнуляются и по сигналу с выхода формирователя 22 происходит установка коэффициента ДПКД 8 N _пр. Начинается промежуточный цикл деления, необходимый для того, чтобы импульсы с выходов ДФКД 2 и ДПКД 8 появились на входах фазового детектора 3 в последовательности и с задержкой, необходимыми для формирования фазовым детектором 3 нового значения управляющего напряжения, соответствующего установленному значению частоты f₂.

Таким образом, после окончания набора нового значения частоты и началом промежуточного цикла деления устраняется необходимость деления ДПКД 8 с первоначальным коэффициентом N, до окончания цикла деления и появления на его выходе очередного импульса.

Последовательность появления импульсов на входах фазового детектора 3 и время задержки определяются знаком и величиной расстройки. В зависимости от знака расстройки при помощи второго ключа 13, инвертора 14, первого 17 и второго 18 элементов И-ИЛИ входы фазового детектора 3 подключаются либо к выходу ДПКД 8, либо к выходу ДФКД 2. Переключение входов фазового детектора 3 осуществляется по сигналу 1 с первого выхода регистра 12 при поступлении импульса установки на вход первого ключа 11 с выхода элемента 19 задержки.

С появлением импульса на выходе ДПКД 8 в промежуточном цикле деления на втором выходе регистра 12 появляется уровень 1, который блокирует ДПКД 8, а на первом выходе регистра 12 появляется уровень 0.

Г 385293

Ири этом на выходах преобразователя 9 кода появляется код N_?, соответствующий новому значению частоты f_? . Очередной импульс с выхода ДФКД 2 поступает в зависимости от знака расстройки либо на первый, либо на вто-. рой входы фазового детектора 3 и одновременно на первый вход третьего ключа 15. На выходе третьего ключа 15 появляется сигнал, с помощью которого происходит запись информации о новом значении частоты f_? в преобразователе 9 кода. Одновременно с . этим снимается блокировка с ДПКД 8, его коэффициент деления устанавливается равным N_? и начинается новый цикл деления.

Блок 25 коммутации служит для под ключения к кодовым выходам преобразователя 9 кода либо кода частоты с выхода датчика 10 кода, либо кода промежуточного коэффициента деления Ν_πρ с выхода блока 24 вычисления.

Блок 24 вычисления производит обработку кодов, поступающих на его входы с выхода датчика 10 кода и первого блока 23 запоминания. На информационном выходе блока 24 вычисления появляется информация о знаке перестройки. Первый блок 23 запоминания служит для записи информации о новом значении частоты f₂ по сигналу, поступающему на третий управляющий вход преобразователя 9 кода, и хранения этой информации для вычисления промежуточного коэффициента деления N _пр .

Второй блок 26 запоминания служит для записи характеристики управления f= <f(U) управляемого генератора 7 и характеристики преобразования U = = if (t) фазового детектора 3.

Алгоритм работы блока 24 вычисления описывается следующим образом • 45 ^Nn_P=MToгде Т_о сравнения период частоты на входе фазового детектора 3;

эквивалентная крутизна управления управляемым генератором 7.

Значения U, и Щ определяются по хранимой во втором блоке 26 запоминания характеристике управления f => = 4(U) управляемого генератора 7.

эквивалентная крутизна характеристики преобразования фазового детектора 3.

Значения и t, определяются по записанной во втором блоке 26 запоминания характеристике преобразования U = Q’(t).

Знак престройки определяется знаком разности

Зависимости между частотами выходных сигналов f₇ и f₂ и соответствующими им коэффициентами деления ДПКД 8 N, и N ₂ описываются выражет ниями помощью микпри переотрабатываf =71 f = Τι .

η-1 1 *- 9 гр ¹ О ¹ о

Блоки преобразователя 9 кода могут быть реализованы как при помощи аппаратных средств, так и с ропроцессора.

В синтезаторе частот стройке рассогласование ется в течение одного периода сравнения. Ошибка установки нового значения управляющего напряжения незначительна и отрабатывается цепью фазовой автоподстройки частоты. Время перестройки по сравнению с прототипом уменьшается в среднем в 1,5 раза

Claims

Формула изобретен поэлечастот, содержащий соединенные первый

Синтезатор следовательно мент И-ИЛИ, фазовый детектор, первый генератор стабильного тока, фильтр нижних частот, управляемый генератор и делитель частоты с переменным коэффициентом деления, последовательно соединенные опорный генератор и делитель частоты с фиксированным коэффициентом деления, последовательно соединенные первый ключ, регистр сдвига, второй ключ и инвертор, последовательно соединенные датчик кода и RS-триггер, а также третий ключ, второй блок И-ИЛИ, второй генератор стабильного тока и преобразователь кода, при этом первый вход первого элемента И-ИЛИ объединен с первым входом второго элемента И-ИЛИ и с первым входом третьего ключа и поджуточного коэффициента деления и втосоединен к выходу делителя частоты с фиксированным коэффициентом деления, второй вход первого элемента $ И-ИЛИ объединен с вторым входом второго элемента И-ИЛИ и подключен к . выходу делителя частоты с переменным коэффициентом деления, первый управляющий вход первого элемента И-ИЛИ jg объединен с вторым управляющим входом второго элемента И-ИЛИ и подсоединен к выходу инвертора, второй управляющий вход первого элемента И-ИЛИ объединен с первым управляющим вхо- j g дом второго элемента И-ИЛИ и подключен к выходу второго ключа, второй вход и второй выход фазового детектора соединены соответственно с выходом второго элемента И-ИЛИ и вхо- ₂0 дом второго генератора стабильного тока, выход которого подключен к входу фильтра нижних частот, первый управляющий вход преобразователя кода объединен с первым входом первого 25 ключа и D-входом регистра сдвига и подключен к выходу RS-триггера, Rвход которого объединен с вторым входом третьего ключа и соединен с вторым выходом регистра сдвига, второй gg управляющий вход преобразователя кода подключен к установочному выходу датчика кода, третий управляющий вход преобразователя кода объединен с Rвходом регистра сдвига и соединен с выходом третьего ключа, кодовый вход ^5 и кодовый выход преобразователя кода подключены соответственно к кодовому выходу датчика кода и к кодовому входу делителя частоты с переменным ко- дд эффициентом делений, а информационный выход-преобразователя кода соединен с вторым входом второго ключа, при этом преобразователь кода вклю чает последовательно соединенные первый блок запоминания, блок вычисления промежуточного коэффициента деления и блок коммутации, кодовый вход первого блока запоминания, вторая группа входов блока вычисления проме45 рая группа входов блока коммутации объединены и являются кодовым входом преобразователя кода, управляющие входы блока коммутации, блока вычисления промежуточного коэффициента деления и первого блока запоминания являются соответственно первым, вторым и третьим управляющими входами преобразователя кода, информационный выход блока вычисления промежуточного коэффициента деления является информационным выходом преобразователя кода, а кодовый выход блока коммутации является кодовым выходом преобразователя кода, отличающий с я тем, что, с целью повышения быстродействия, введены последовательно соединенные элемент задержки, первый элемент ИЛИ и формирователь импульсов, а также второй элемент ИЛИ, а в преобразователь кода введен второй блок запоминания, выход которого соединен с третьей группой входов блока вычисления промежуточного коэффициента деления, а первая и вторая группа входов второго блока запоминания подключены соответственно к выходу первого блока запоминания и кодовому входу преобразователя кода, второй вход первого элемента ИЛИ соединен с вторым выходом регистра сдвига, вход и выход формирователя импульсов соответственно подключены к входу обнуления и входу установки делителя частоты с переменным коэффициентом деления, вход элемента задержки соединен с установочным выходом датчика кода, вход обнуления делителя частоты с фиксированным коэффициентом деления объединен с первым входом второго элемента ИЛИ и подключен к выходу элемента задержки, второй вход и выход второго элемента ИЛИ соответственно соединены с выходом делителя частоты с переменным коэффициентом деления и вторым входом первого ключа.