SU1552137A1 - Устройство дл контрол КМОП-логических схем - Google Patents

Abstract

Изобретение относитс  к контрольно-измерительной технике и может быть использовано дл  контрол  КМОП-логических схем. Цель - расширение функциональных возможностей за счет возможности контрол  контактировани , повышение быстродействи  за счет совмещени  во времени контролей функционального и контактировани , а также повышение достоверности контрол  за счет различени  характера неисправности. Она достигаетс  введением в устройство N логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8₁,...,8_N и запоминающего устройства 6. Устройство содержит также N резисторов 7₁,...,7_N, двоичный счетчик 1, генератор 4, блок 3 индикации, блок 2 сравнени  двоичных кодов. В описании изобретени  даны электрические схемы генератора 4 и блока 3 индикации. 1 ил.

Description

Изобретение относитс  к контрольно-измерительной технике и может быть исполь-эовано дл  контрол  КМОП-логических схем,

Цель изобретени  - расширение функциональных возможностей за счет возможности контрол  контактировани , повышение быстродействи  устройства за счет совмещени  во времени функцио нального контрол  и контрол  контактировани  , а также повышени  достоверности контрол  за счет различени  ха - рактера неисправности (отказ микросхемы или отсутствие контакта с устрой- ством контрол ).

На чертеже представлена функциональна  схема дл  контрол  МОП-логических схемо

Устройство дл  контрол  логичес- ких схем содержит двоичный счетчик S, блок 2 сравнени  двоичных кодов, блок

3индикации, генератор 4, присоедини- тельный блок 5f снабженный клеммами причем N - максимальное число функцио нальных выводов из множества схем3

дл  проверки которых предназначено конкретное запоминающее устройство 6, N резисторов , N логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8.-8Л блок 3 индикации, D-триггер 9, два «усилител  10 и 11 мощности, два световых индикатора 12 Брак, 13 - Годен, элемент ИЛИ 14, Генератор

4содержит выключатель 15, тактовый генератор 36, формирователь 17 импульсов начальной установки, причем счетный вход счетчика 1 соединен с выходом тактового генератора 16 и тактовым входом D-триггера, вход сбро- са счетчика 1 -.с выходом формировател  17 импульса начальной установки

и входом сброса D-триггера, выходы счетчика 1 соединены с адресными входами запоминающего устройства 6, N первых выходов которого соединены с первыми выводами резисторов 7.1-7.N и соответствующими входами блока 2 сравнени  двоичных кодов, N вторых выходов запоминающего устройства соединены с первыми входами элсмен- л-ов ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1-8.N, вторые входы которых соединены с вторыми выводами резисторов и присоединительного блока 5 дл  подключени  объ- екта контрол ,, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1-8,К соединены с со ответствутощими входами блока 2 сравнени  двоичных кодов, выход блока 2

сравнени  двоичных кодов соединен с D-входом D-триггера 9, выход D-триг гера 9 соединен с входом первого усилител  10 мощности и первым входом элемента ИЛИ 14, выход первого усилител  10 мощности соединен со световым индикатором °1 2, второй вход элемента ИЛИ 14 соединен с входом второго усилител  II мощности и 2N+1- выходом запоминающего устройства,6, выход второго усилител  1I мощности соединен со световым индикатором 13, выход элемента ИЛИ 14 соединен с входом запрета тактового генератора 69 причем шина питани  устройства подключена к положительному полюсу источника питани  через выключатель 15 N+1-  клемма присоединительного блока 5 присоединена к общей шине, а N+2-  к шине питани  через токоограничи- тельную и сигнализирующую цепь, например через последовательно соединенные резистор и светодиод (не показаны ) ,

На чертеже показана провер ема  логическа  схема 18, Присоединительный блок 5 представл ет собой либо соединительную розетку дл  установки провер емых ИС, либо клемныЈ колодки , дл  подключени  провер емого блока с помощью соединительных проводов (далее розетка). В качестве запоминающего устройства может использоватьс  как посто нное запоминающее устройство (ЗУ), тогда дл  проверки микросхемы определенного типа устанавливаемс  свое посто нное ЗУ, так и оперативна  ЗУ, тогда дл  проверки микросхемы определенного типа необходимо занести в ОЗУ соответствующую информацию.

Устройство обеспечивает оперативную проверку функционировани  различных КЖШ-логических схем, вход щих в серию конструктивных единиц с одинаковыми присоединительными размерами , с одинаковыми номерами выводов общих шин и шин питани  при использовании оперативного ЗУ. Дл  проверки микросхем с другими конструктивными характеристиками достаточно заменить присоединительный блок 5,

Устройство работает следующим образом

В начале работы в присоединительный блок устанавливаетс  провер ема  микросхема. Цикл проверки начинаетс  включением питани  устройства вы-

515

ключателем 15„ Если провер ема  схема потребл ет большой ток по шине питани , то этот вид неисправности индицируетс  световым индикатором токо- ограничивающей и синхронизирующей цепи (не показана).Если микросхема не имеет неисправности, характеризуемой значительным увеличением по- требл е мого тока по шине питани , то вследствие малого тока потреблени  КМОП-логических схем напр жение питани  провер емой схемы практически не отличаетс  от напр жени  на шине питани  устройства,. При включении выключател  I5 на выходе формировател  17 импульсов начальной установки по вл етс  импульс, который поступает на вход сброса счетчика 1 и D-триггера 9 и устанавливает на выхо- де всех разр дов счетчика 1, 2N+1-M выходе блока 6 пам ти и на выходе D-триггера 9 логический О, при этом индикаторы 12 и 13 оказываютс  выключенными, а на выходе элемента ИЛИ 14 устанавливаетс  логический О, который, поступа  на вход тактового генератора 16, разрешает его работу . Тактовый генератор формирует последовательность пр моугольных им- пульсов, котора  поступает на счетный вход счетчика 1 и тактовый вход D- триггера 9. По заднему фронту этих импульсов счетчик 1 мен ет свое состо ние и формирует на своих выходах различные значени  двоичного кода, формиру  тем самым на выходах запоминающего устройства 6 кодовые комбинации , необходимые дл  проверки микросхем . На первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8, вторые входы которых соединены с входами и свободными выводами провер емой микросхемы 18, от запоминающего устройства 6 поступают нулевые сигналы, на выходах которого соединенных через резисторы 7 с входами провер емой микросхемы 18, формируютс  входные сигналы, необходимые дл  проверки, а на выходах запоминающего устройства 6, соединенных через резисторы .7 с выходами провер емой микросхемы 18 сигналы, противоположные сигналам исправной провер емой микросхемы при соответствующей комбинации на ее входах, а на первых входах элемен - тов ИСКЛЮЧАЮЩЕЕ ИЛИ 8, вторые входы которых соединены с выходами микросхемы 18 - единичные сигналы. Так

д 0 5 0 5

5

37

как входные сопротивлени  свободных выводов исправных КМОП-микросхем, а так же входные сопротивлени  блока 2 сравнени  двоичных кодов во много больше сопротивлени  резисторов 7, а элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 8 при нулевом сигнале на первых входах передают сигналы с вторых входов, соединенных с входами провер емой микросхемы 18 без изменений, то сигналы на входах и свободных выводах исправной микросхемы совпадают с сигналами соответствующих выходов запоминающего устройства 6, следовательно , совпадают сигналы на соответствующих входах блока 2 сравнени  двоичных кодов Так как сигналы на выходах исправной провер емой микросхемы 18, противоположные сигналам на соответствующих выходах запоминающего устройства 6, инвертируютс  элементами ИСКЛЮЧАЮЩЕЕ ИЛИ 8, вследствие наличи  единичного сигнала на соответствующих входах этих элементов, то следовательно логические сигналы на соответствующих входах блока 2 сравнени  двоичных кодов также совпадают .,

Так как блок 2 сравнени  двоичных кодов, при совпадении кодов на входах, на выходе формирует нулевой сигнал, а единичный при несовпадении , следовательно, если провер ема  схема исправна, то на выходе блока сравнени  двоичных кодов по витс  нулевой сигнал, если неисправна - единичный. Наличие третьего состо ни  на выходе провер емой микросхемы (при проверке элементов с трем  состо ни ми) определ етс  следующим образом. При соответствующей комбинации сигналов на входах провер емой микросхемы на первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8, соответствующие выходам провер емой схемы, подаетс  нулевой сигнал, а на выходах запоминающего устройства 6, соответствующих выходам провер емой микросхемы, формируетс  вначале нулевой, а затем единичный сигналы. Так как при данной комбинации сигналов на входах провер емой микросхемы 18 выходы исправной схемы имеют высокий импеданс, то на выходе микросхемы сигнал будет повтор ть сигнал на соответствующем выходе запоминающего устройства 6, а элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 8 переда

ет его без изменений, и, следовательно , при наличии третьего состо ни  совпадают сигналы на соответствующих входах блока 2 сравнени  дво-. ичных кодов и на его выходе присутствует нулевой сигнал, в противном случае, если микросхема неисправна в одном из положений сигналы на входах блока 2 сравнени  двоичных кодов не совпадут и на его выходе по витс  единичный сигнал0 При смене назначени  выводов провер емой микросхемы с входных на выходные соответствующим образом мен ютс  сигналы на первых входах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8. В каждом такте работы счетчика 1 блок 3 индикации фиксирует в D-триггере 9 выходной сигнал блока 2 сравнени  двоичных кодов, имеющий место в момент прихода на его тактовый вход переднего фронта импульса тактового генератора 16S по вл ющийс  через определенное врем  после прихода на счетный вход счетчи- ка 1 заднего фронта предыдущего тактового импульса, с задержкой заведомо достаточной дл  окончани  переходных процессов формировани  входных наборов воздействий на логические схемы, отработки этих наборов исправными провер емыми микросхемами и окончани  процесса сравнени  в блоке 2 сравнени  двоичных КОДОБ, если в момент стробировани  D-трнггера 9 выходной сигнал блока 2 сравнени  двоичных кодов равен О, то состо ние гера 9 сохран етс  нулевым, следовательно , индикатор 12 неисправности остаетс  выключенным, а на вход такто вого генератора 16 продолжает поступать с выхода элемента ИЛИ 14 блока 3 индикации нулевой сигнал, разрешающий тактовому генератору 16 выдачу следующего тактового импульса, кото- рый вызывает формирование следующего набора воздействий на провер емые микросхемы, если на1 всех N-тактах работы счетчика 1 в моменты строби ровани  D-триггера 9 выходной сигнал блока 2 сравнени  двоичных кодов равен О, то в начале N-H-ro такта на 2N+1-M выходе запоминающего устрой ства 6 устанавливаетс  единичный сигнал, который включает индикатор 13 исправности и через элемент ИЛИ 34 блокирует тактовый генератор 6t На этом цикд проверки заканчиваетс  , а провер ема  микросхема призна

O

Q 5 . 0 „ .с

0

5

етс  исправной. Если в любом такте работы в момент стробировани  D-триггера 9 выходной сигнал блока 2 сравнени  двоичных кодов равен 1, то на на выходе D-триггера 9 возникает единичный сигнал, который включает индикатор 12 неисправности и через элемент ИЛИ 14 блокирует тактовый генератор 16. На этом цикл проверки заканчиваетс , а провер ема  микросхема признаетс  неисправной.

Таким образом, предлагаемое устройство позвол ет производить проверку функционировани  любых КМОП-логи- ческих схем: комбинационных, пересчетных , микросхем пам ти, БИС, микропроцессорных схем и пр. и позвол ет при этом отказатьс  от использовани  эталонной схемы.

Claims (1)

1. Формула изобретени  Устройство дл  контрол  КМОП-ло- гических схем, содержащее N резисторов , двоичный счетчик, счетный вход которого соединен с тактовым выходом генератора и тактовым входом блока индикации, блок сравнени  двоичных кодов, выход которого соединен с информационным входом блока индикации , вход установки блока инди - кации соединен с входом сброса двоичного счетчика и с выходом начальной установки генератора, а выход блока индикации соединен с входом запрета генератора, отличающеес  тем, что, с целью расширени  функциональных возможностей, повышени  достоверности контрол  и быстродействи  устройства, в него введены N логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и запоминающее устройство, адресные входы которого соединены с информационными выходами двоичного счетчика , Ш-первых выходов запоминающего устройства соединены с первыми вы - водами резисторов и первыми входами блока сравнени  двоичных кодов, 2N вторых выходов запоминающего устройства соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых соединены с вторыми выводами резисторов и клеммами дл  подключени  объекта контрол , выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с вторыми входами блока сравнени  двоичных кодов, a 2N+1-выход запоминающего устройства соединен с вторым информационным входом блока индикации.