SU1540025A1 - Устройство дл контрол сбоев псевдослучайного испытательного сигнала - Google Patents

Abstract

Изобретение относитс  к технике измерений. Цель изобретени  - повышение точности контрол  путем обеспечени  непрерывности измерений, а также сокращение времени измерений и обработки результатов. Устройство содержит г-р 1 псевдослучайного сигнала, г-р 2 тактовой частоты, коммутатор 3, блок интегрировани  4, состо щий из фильтра 5 нижних частот и порогового эл-та 6, сумматоры 7,9,12 и 14 по модулю два, D-триггеры 8 и 10, блоки задержки 11 и 13, блоки счетчиков 17 и 18, счетчик 21 меток времени, г-р 23 меток времени, блок управлени  24, блок индикации 25, вычислительный блок 26 и блок формировани  27 интервалов счета. Дл  достижени  цели в устройство введены коммутаторы 15 и 16, блок фиксации 19 переполнени , суммирующий блок 20 и блок оперативной пам ти 22. С их помощью устройство может работать в двух режимах: в режиме синхронизации и в режиме измерени  сбоев. Устройство по пп.2 и 3 ф-лы отличаетс  выполнением блока формировани  27 и блока управлени  24. Даны ил. выполнени  блоков устройства. 2 з.п. ф-лы, 20 ил., 1 табл.

Description

где S41 и S33 - сигналы на выходах D- триггеров 41 и 33 генератора 1 псевдослучайной последовательности . Из системы уравнений (8) - (11)

могут быть получены следующие урав

и S

«

+ Sn-i(x

14

+ X11) +

+ S „,(

+ х

Г,

S., - SB., х + Sn(x

14

+ X

u}

+ s; (x

10 + х 14

),

(3)

откуда следует, что с учетом S h - Shx20+x + х 1S) +

x15) -, (12)

0

5

5

Если

В-4

не,

то максимальное значение тактовой частоты f 1/Т равно 250 Ш ц.

В предлагаемом устройстве регистраци  импульсов сбоев (ошибок) производитс  следующим образом.

Импульсы сбоев в параллельном коде поступают на первый и второй сигнальные входы первого коммутатора I 5 и в зависимости от фазы напр жений коммутации счетчиков (фиг.8 б,в) на выходах управлени  коммутацией блока 27 формировани  интервалов счета, поступающих на входы управлени  коммутацией первого коммутатора 15, по вл ютс  на его выходах, причем импульсы сбоев регистрируютс  I соответственно счетчиками 55 и 57 первого блока 17 счетчиков либо счетчиками 58 и 60 второго блока 18 счетчиков . Элементы И 45-48 первого коммутатора J 5 стробируютс  по входу напр жением полутактовой, частоты дл  того, чтобы при многократных сбо х счетчики фиксировали количество тактовых интервалов, соответствующих продолжительности сбо .

Напр жени  с выходов счетчиков 55 и 57 или 58 и 60 соответствующие количеству зарегистрированных сбоев, поступают через второй коммутатор 16 на входы суммирующего блока 20 в те моменты времени, когда счет импуль- сов не производитс . В суммирующем блоке 20 происходит суммирование разр дов двоичных кодов чисел, соответствующих количеству импульсов сбоев, зарегистрированных в счетчиках групп, а также определение признака ненулевого результата.

Если результат суммировани  на нулевой , то с помощью блока 24 управлени  происходит запись в блок 22 one- ративной пам ти информации с выхода суммирующего блока 20, с выхода счетчика 21 меток времени, а также с выхода блока 19 фиксации переполнени  групп счетчиков. Весь указанный объем информации записываетс  по последовательно увеличивающимс  адресам блока 22 оперативной пам ти. После записи информации в последнюю  чейку блока 22 оперативной пам ти блок 24 управлени  формирует сигнал прерывани  вычислительного блока 26. Под воздействием этого сигнала вычислительный блок 26 переписывает в свое оперативное запоминающее устройство со- держимое блока 26 оперативной пам ти, после чего вычислительный блок 26 переходит к продолжению прерванного процесса обработки данных или регистрации результатов обработки в блоке 25 индикации, а в блок 22 оперативной пам ти в следующем интервале измерений записываетс  информаци  о количестве зарегистрированных сбоев .

Обработка информации в вычисли- тельном блоке 26 заключаетс  в преобразовании во внутренний формат данных о количестве сбоев, показаний счетчика меток времени, соответствующих моменту завершени  очередного интервала измерений, а также бита переполнений групп счетчиков, единичное значение которого указывает, что количество сбоев за интервал

измерений превосходит максималъйую емкость счетчиков групп. Если такое  вление происходит слишком часто,то это свидетельствует о необходимости уменьшени  длительности интервала измерений сбоев. Нулевое значение бита переполнени  свидетельствует, что пачка сбоев, укладываетс  по времени в интервал измерений, а со- ответствующее количество сбоев может в дальнейшем быть использовано при статической обработке результатов.

Дальнейша  обработка информации в вычислительном блоке 26 может заключатьс  в накоплении информации на внешнем накопителе в случае переполнени  пам ти оперативного запоминающего устройства вычислительного блока 26, подсчете доли интервалов измерений с ошибками (сбо ми) и без них, подсчете средней частости сбоев , построении гистограммы количества сбоев, построении распределени  количества сбоев в зависимости о времени суток.

Рассмотрим теперь более подробно особенности работы блока 27 формировани  интервалов счета, блока 19 фиксации переполнени  групп счетчиков и блока 24 управлени .

На вход блока формировани  интервалов счета поступают импульсы меток времени (фиг.7а) с генератора 23 меток времени. I

D-триггер 61, включенный в режим делени  частоты, вырабатывает напр жение коммутации счетчиков первого блока 17 (фиг.7б) и напр жение коммутации счетчиков второго блока 18 (фиг.7в). Благодар  последовательно включенным элементам 62-64 задержки на выходах формируютс  соответственно импульсы разрешени  записи содержимого суммирующего блока 20 и выходного сигнала блока 19 фиксации переполнени  в блок 22 оперативной пам ти (фиг.7е), импульсы опроса переполнени  счетчика адреса блок оперативной пам ти (фиг.7з) и импульсы приращени  содержимого счетчика адреса блока оперативной пам ти (фиг.7ж). Дл  каждой из групп счетчиков формируетс  напр жени  сброса (фиг.7г,д). Благодар  включению четвертого элемента 65 задержки импульс сброса формируютс  после того, как произошла запись информации в блок 9

13

оперативной пам ти и выполнено изменение адреса блока 22 оперативной пам ти с целью подготовки блока 22 дл  последующей фиксации результатов измерений . Кроме того, сброс счетчиков производитс  напр жением с блока 4 интегрировани  по входу запрета, а также по входу сброса напр жением сброса с выхода сброса блока 24 управ- лени ,поступающем в начале измерений при подготовке устройства к работе. Сброс блоков 1 7 и 18 счетчиков по входу запрета гарантирует,что не будет реги- страции пачек сбоев ,которые могут воз- никнуть из-за случайной рассинхрони- зации генератора 1 псевдослучайного сигнала по отношению к входной псевдслучайной последовательности.

„ Блок 19 фиксации переполнени  блоков 17 и 18 счетчиков предназначен дл  формировани  признака переполнени  групп счетчиков при регистрации ими импульсов сбоев. Временные диаграммы, изображенные на фиг. 9, соответствуют случаю, когда произошл переполнение в одном из счетчиков певого блока 17 (фиг.9в), в результате чего сброшенный в начале измерений RS-триггер 74 установитс  в сое-

то ние 1 (фиг.9д,е), которое существует до тех пор, пока не поступит импульс сброса счетчиков первой группы (фиг.Эг) на вход сброса RS-триг- гера 74 через инвертор 76. Поскольку при этом подсчет импульсов сбоев во второй группе счетчиков не производитс , то RS-триггер 75 фиксации переполнени  счетчиков второго блока 17 остаетс  в сброшенном состо нии (фиг.9з), так как на входы элемента И 72 (входы приема переполнени  счетчиков второго блока 18) не поступает сигнал переполнени . Сигналы с триггеров 74 и 75 фиксации пере- полнени  мультиплексируютс  на выход блока 19 фиксации переполнени  только в моменты, когда происходит запись информации в блок 22 оперативной пам ти (фиг,9ж). Это произво- дитс  с помощью мультиплексора, содержащего элементы И 71 и 73 и элемента ИЛИ 78 и управл емого напр жени ми коммутации счетчиков второго и первого блоков 17 и 19 (фиг.96,а), т.е. зафиксированный RS-триггером 74 сигнал переполнени  счетчиков первого блока 17 передаетс  на выход блока 19 фиксации переполнени  в момен25

14

ты, когда производитс  подсчет импульсов сбоев во втором блоке 18 счечиков , и наоборот.

Блок 24 управлени  осуществл ет управление блоком 22 оперативной пам ти , счетчиком 21 меток времени, генератором 23 меток времени, взаимодействует с блоком 27 формировани  интервалов счета, вычислительным блоком 26, получает сигнал признака ненулевого результата от суммирующего блока 20.

Рассмотрение работы блока 24 управлени  целесообразно начать с описани  функционировани  блока 88 формировани  синхроимпульса периферии и сброса.

0 0

5

5 0 5 5

Адресна  шина вычислительного блока 26 подключена к входам дешифраторов 89 и 90. Вычислительный блок 26 вырабатывает две адресные комбинации - комбинацию сброса и комбинацию ввода информации в вычислительный блок 26, при которой на выходе инвертора 92 вырабатываетс  импульс напр жени , форма которого представлена на фиг. 14а. При вводе информации из блока 22 оперативной пам ти в вычислительный блок 26 вырабатываетс  напр жение запроса, поступающего на вход и представл ющее собою серию импульсов (фиг.146), количество которых равно количеству байт передаваемой информации. Отрицательные перепады , приход щиес  на положит ель ный импульс фиг.14а, соответствуют моментам запроса.информации. Формирователь 94 обеспечивает задержку, необходимую дл  установлени  вводимого в вычислительный блок 26 напр жени  на выходе схемы стробировани  блока 22 оперативной пам ти (в состав схемы стробировани  вход т инверторы 128, элементы И-НЕ 129). Из напр жени  (фиг.14г) на выходе первого формировател  94 вторым формирователем 95 вырабатываетс  запускающий импульс (фиг.14 д,е) который проходит на вход сброса RS- Триггера 101 при условии, что сформирован адрес ввода и не сформирован адрес сброса. На выходе RSтриггера 101 при этом формируетс  отрицательный перепад синхроимпуль- - са периферии (фиг.14ж), поступающий в вычислительный блок 26. Поступление указанного отрицательного перепада  вл етс  дл  вычислительного

блока 26 приказом к началу ввода информации , после завершени  которого вычислительный блок 26 формирует положительный перепад импульса запроса информации на входе (фиг.14б).Под воздействием указанного положительного перепада RS-триггер 101 возвращаетс  в состо ние , при этом цикл формировани  синхроимпульса пе- риферии заканчиваетс  (фиг.14ж).Кроме того, под воздействием указанного положительного перепада формируетс  на выходе импульс прирашени  адреса блока оперативной пам ти (фиг.14и). При этом формирователь 96 вырабатывает импульсы (фиг.14з), первый из которых не пропускаетс  на выход путем стробировани  напр жени  на выходе (фиг.14а) элемента И 98. Им- пульсы стробировани  на выходе (фиг.14к) вырабатываютс  с помощью элемента И 99 из инвертированного напр жени  запроса информации(фиг. 14в) и напр жени  на выходе инвертора 92 (фиг.14а), соответствующего интервалу ввода информации в вычислительный блок 26.

Из описани  работы блока 88 следует , что формирование синхроимпуль- сов периферии, импульса прирашени  адреса блока 22 оперативной пам ти и напр жени  стробировани  информации не происходит, если из вычислительного блока 26 поступает адресна  комбинаци  сброса, устанавливающа  триггер 101 в состо ние 1 через элемент И 97. Поэтому дл  формировани  адреса сброса используетс  команда вывода вычислительного блока 26, дл  завершени  которой не требуетс  синхроимпульс периферии. Это позвол ет упростить блок 24 управлени  .

Рассмотрим теперь работу блока 86 формировани  адреса оперативной пам ти блока 27 управлени  в различных фазах его функционировани , представленных временными диаграммами на Фиг.17.

В фазе формировани  прерывани  вычислительного блока 26 состо ние первого счетчика 104 импульсов соответствует максимальной емкости счетчика (например, 15, см.фиг.16г). Посту пающий на вход импульс опроса переполнени  счетчика адреса блока 22 оперативной пам ти (т.е. счетчика 10 показанный на временной диаграмме

фиг.16б, проходит на вход устандвки RS-триггера 106 (фиг.16д) при условии , что произошла запись информации в блок 22 оперативной пам ти по ее максимальному адресу (т.е. при условии , что был сформирован признак ненулевого результата на входе (фиг.2ж При этом триггер 106 устанавливаетс  в состо ние (фиг.16ж). Сигнал прерывани  снимаетс  в вычислительный блок с второго выхода триггера 106. Длительность сигнала прерывани  должна несколько превышать врем  перехода вычислительного блока на прерывание. Указанна  длительность обеспечиваетс  элементом 109 задержки , сигнал с выхода которого поступает на вход сброса триггера 106 через элемент И ПО (фиг. 1 бе), на другой вход которой поступает сигнал уровн  I, поскольку сигнал сброса на выходе блока 88 в рассматриваемой фазе не формируетс  и имеет ненулевой уровень. В самом начале прерывани  происходит сброс счетчика 104 в ненулевое состо ние через элемент ИЛИ 107 импульсом прерывани , который удерживает счетчик 104 в сброшенном состо нии, не позвол   импульсу приращени  содержимого счетчика 104 (фиг.16в) изменить состо ние этого счетчика J04. Поскольку к моменту лрерьюани  вычислительного блока 26 пам ть блока 22 оперативной пам ти заполнена результатами измерений, сигнал прерывани   вл етс  дл  вычислительного блока 26 приказом начать ввод данных из блока 22 оперативной пам ти.

В фазе считывани  данных из блока 22 напр жение приращени  адреса блока 22 оперативной пам ти равно нулю (фиг.Збк), так как импульс приращени  адреса (фиг.16в) закончилс . Поэтому изменение состо ни  сброшенного до этого счетчика 104 возможно только импульсом приращени  адреса (фиг.16и), сформированным в блоке 88 (фиг.14и). При этом на счетный вход счетчика 104 поступает сери  импульсов (фиг.16з,и), привод ща  к изменению состо ни  счетчика 104, а после его переполнени  и к изменению состо ни  счетчика HI, сброшенного ранее в нулевое состо ние импульсом адреса сброса с выхода блока 88 (фиг.16с) или импульсом переполнени  с пр мого выхода триггера 106

(фиг.16т). Счетчик 111  вл етс  счетчиком сегментов блока 22 оперативной пам ти. Дешифратор 112 выдел ет на своих выходах напр жени  управлени  считыванием первого, второго , третьего и четвертого сегментов блока 22 оперативной пам ти (фиг.16л,м,н,о) .

В фазе формировани  адреса блока 22 оперативной пам ти при записи в него содержимого суммирующего блока 20 на вход блока 86 поступает напр жение признака ненулевого результата суммирующего блока 20 (фиг.16п). Импульс изменени  адреса блока 22 оперативной пам ти (фиг.16в) поступает через элемент И 102 и элемент ИЛИ 103 на счетный вход счетчика 104 (фиг.16р), вызыва  изменение его состо ни  и подготавлива  следующий адрес блока 22 оперативной пам ти дл  записи в него очередной порции информации. На вход поступает нулевой уровень напр жени  (фиг.146,14з, i4и) до начала или после окончани  ввода информации в вычислительный блок 26, что позвол ет импульсу с входа попасть на счетный вход счетчика 104 через элемент ИЛИ 103.

В фазе сброса блока 86 на вход поступает импульс общего сброса устройства (фиг.36с) с выхода инвертора блока 88, что вызывает сброс счетчиков 104, ИЗ (фиг. 16у) и триггера 1 06 фиксации переполнени  (фиг. 1 6ф) Импульс с выхода триггера 106 фиксации прерывани  (фиг.16т} вызывает сброс счетчиков J04,J.1J адреса и сегментов (фиг. 1 6у} .

Узел 87 формировани  импульсов разрешени  записи и считывани  блока 24 управлени  предназначен дл  управлени  записью количества сбоев (ошибок ) и показаний счетчика 2 меток времени в блок 22 оперативной пам ти, а также дл  управлени  считыванием информации из блока 22 оперативной пам ти при ее вводе в вычислительный блок 26.

При записи и считывании информации в блоке 22 оперативной пам ти необходимо сформировать напр жени  на выходах разрешени  считывани  сегментов оперативной пам ти и выходе разрешени  записи в соответствии с таблицей, представленной на фиг.20.

Исходным напр жением дл  формировани  напр жени  разрешени  записи

0

5

0

5

0

5

0

5

0

5

WE уровн  О  вл етс  импульс разрешени  записи информации со счетчиков сбоев в блок оперативной пам ти (фиг.18г). Импульс разрешени  записи WE поступает одновременно на входы разрешени  записи WE всех элементов пам ти 120-127, блока 22 оперативной пам ти. При записи количества ошибок и меток времени напр жение импульса записи измен етс  от состо ни  1 до состо ни  О (фиг.18д), и формируетс  при следующих услови х: напр жение на выходе дешифратора 90 (фиг.18а) соответствует состо нию I (нет адресной комбинации ввода), соответственно инверсное напр жение на выходе инвертора 92 дешифратора 90 равно нулю (фиг.18б) признак ненулевого результата на выходе блока суммировани  равен (фиг.18в). При этом формируетс  импульс разрешени  записи WE (фиг.18д), поступающий в блок 22 оперативной пам ти. Напр жени  разрешени  считывани  RE равны нулю из-за того, что при записи информации в блок 22 напр жение на входе (фиг.18б) равно нулю. При этом напр жени  на выходе всех элементов И 116-119 равны нулю (фиг.18е, ж,з,и).

При вводе информации в вычислительный блок напр жение на выходе 132, поступающее на входы разрешени  записи WE элементов 120-127 блока 22 соответствует уровню I, т.е. запись информации в блок 22 запрещена. На выходах последовательно во времени по вл етс  нулевой уровень напр жени  во врем  действи  адресной комбинации ввода на адресной магистрали вычислительного блока 26 (фиг.19е,ж,з,и), что приводит к последовательному считыванию из микросхем первого сегмента, второго сегмента, а также третьего к четвертого сегментов блока 22 оперативной пам ти. Сегменты включены по схеме МОНТАЖНОЕ ИЛИ на общие нагрузки - резисторы 128-135, информаци  с которых снимаетс  на шину ввода вычислительного блока 26 в инвертированном виде с помощью схемы ввода, содержащей инверторы 128, элементы И-НЕ 129, стробируемые по входу напр жением (фиг.14к) с выхода элемента И 98.

Рассмотрим два характерных случа  работы предлагаемого устройства с

использованием временных диаграмм фиг.2. Из импульсов меток генератора 23 меток времени (фиг.2а) в блоке 27 формировани  интервалов счета вырабатываетс  напр жение коммутации счетчиков (фиг.26), а также по вл ющиес  последовательно во времени импульсы разрешени  записи содержимого ВЫХОДОВ СуММИруЮЩеГО бЛО- JQ

ка 20 в блок 22 оперативной пам ти (фиг.2в), импульсы опроса переполнени  счетчика 104 адреса блока 22 оперативной пам ти (фиг.2г), импуль- сы приращени  содержимого счетчика 104 адреса блока 22 оперативной пам ти (фиг.2д). Лева  половина временных диаграмм фиг.2 иллюстрирует случай, когда производитс  подсчет ошибок в первом блоке 17 счетчиков 20 и одновременно в суммирующем блоке 20 производитс  проверка содержимого второго блока 18 счетчиков. При этом получено нулевое значение признака результата, что свидетельствует 25 об отсутствии сбоев при их регистрации вторым блоком 18 счетчиков. Это приводит к тому, что содержимое счетчика 104 адреса не измен етс , а импульс разрешени  записи не фор- 30 мируетс , т.е. нулевой результат подсчета количества сбоев не записываетс  в блок 22 оперативной пам ти (фиг.2е).

Права  половина временных диаграмм фиг.2 иллюстрирует случай, когда производитс  подсчет сбоев (ошибок) во втором блоке 18 счетчиков . При проверке результатов подсчета ошибок в первом блоке 17 счетчи- Q ков получен ненулевой признак результата (фиг.2ж) на выходе признака результата суммируюшего блока 20, Действие импульсов разрешени  записи (фиг.2в) и признака результата 45 (фиг.2ж) приводит к записи содержи- мого суммирующего блока 20 и счетчика 21 меток времени в пам ть блока 22 оперативной пам ти по текущему адресу , указываемому счетчиков J04, бла- годар  тому, что формируетс  импульс разрешени  записи (фиг.18а). Допустим , что этот адрес максимален. Тогда формируетс  импульс прерывани  вычислительного блока 26 (фиг.Зба), ,е показанный на фиг.2з, что в свою очередь , приводит к формированию адресного импульса (фиг.2и) и вводу со- держимого элементов 120-127 пам ти

35

0

Q 5 е

5

блока 22 оперативной пам ти в оперативную пам ть вычислительного блока 26. Указанный ввод завершаетс  до начала следующего полупериода импульсов коммутации (фиг.2б). Обмен информацией между блоком 22 оперативной пам ти и вычислительным блоком 26 происходит тем реже, чем больше емкость оперативной пам ти блока 22. Б остальное врем , свободное от обмена информацией , вычислительный блок 26 производит обработку полученных результатов измерений.

Claims (3)

1. Устройство дл  контрол  сбоев псевдослучайного испытательного сигнала , содержащее блок интегрировани , генератор псевдослучайного сигнала, последовательно соединенные генератор тактовой частоты и входной коммутатор , последовательно соединенные блок формировани  интервалов счета и первый блок счетчиков, последователь- но соединенные первый основной сумматор по модулю два и первый D-триггер , последовательно соединенные второй основной сумматор по модулю два и второй D-триггер, последовательно соединенные первый блок задержки и первый дополнительный сумматор по модулю два, последовательно соединенные второй блок задержки и второй дополнительный сумматор по модулю два, последовательно соединенные генератор меток времени и счетчик меток времени , последовательно соединенные вычислительный блок и блок индикации, второй блок счетчиков, блок управлени , выход сброса которого подключен к входам сброса блока формировани  I интервалов счета и счетчика меток времени, первые входы первого и второго основных сумматоров по модулю два соединены с соответствующими выходами генератора псевдослучайного сигнала, второй выход генератора тактовой частоты подключен к второму управл ющему входу входного коммутатора и синхронизирующим входам генератора псевдослучайного сигнала, первого и второго D-триггеров и первого и второго блоков задержки, тактовый вход блока формировани  интервалов счета соединен с выходом генератора меток времени, первый выход входного коммутатора подключен

к второму входу второго основного сумматора по модулю два и к сигнальному входу второго блока задержки, второй выход входного коммутатора подключен к второму входу первого основного сумматора по модулю два и к сигнальному входу первого блока задержки , выходы первого и второго D-триггеров подключены соответственно к вторым входам первого и второго дополнительных сумматоров по модулю два, выходы которых подключены к соответствующим входам генератора псевдослучайного сигнала, выход первого основного сумматора по модулю два подключен к входу блока интегрировани , выход которого подключен к входам сброса первого и второго D-триггеров , адресные выходы, выход запроса и вход приема синхроимпульса вычислительного блока соединены соответственно с адресными входами, входом запроса и выходом синхроимпульса блока управлени , отличающеес  тем, что, с целью повышени  точности контрол  путем обеспечени  непрерывности измерений, сокращени  времени измерений и обработки результатов, в него введены первый коммутатор, соединенные последовательно второй коммутатор, суммирующий блок и блок оперативной пам ти , блок фиксации переполнени , выход прерывани  блока управлени  соединен с входом прерывани  вычислительного блока, выход блока интегрировани  соединен с входом запрета блока формировани  интервалов счета, тактовый вход первого коммутатора соединен с вторым выходом генератора тактовой частоты, выход сброса блока управлени  подключен к входу сброса генератора меток времени , выход стробировани  информации , выходы адресной шины, выходы разрешени  считывани  сегментов оперативной пам ти, выход разрешени  записи блока управлени  подключены соответственно к входу стробировани  информации входам адресной шины, входам разрешени  считывани  сегментов оперативной пам ти и входу разрешени  записи блока оперативной пам ти, вход фиксации переполнени  и информационные выходы которого подключены соот- ветственно к выходу блока фиксации переполнени  и входам информационной шины вычислительного блока, информа

ционные выходы счетчика меток времени соединены с входами регистрации времени блока оперативной пам ти, выход признака ненулевого результата суммирующего блока соединен с входом приема признака ненулевого результата блока управлени , вход разрешени  записи, вход опроса, вход приращени  адреса блока управлени  подключены

5

0

соответственно к выходам разрешени  записи, опроса и приращени  адреса блока формировани  интервалов счета, первый и второй выходы управлени 

с коммутацией которого подключены соответственно к первому и второму входам управлени  первого коммутатора, второго коммутатора и блока фиксации переполнени , выходы сброса блока

Q формировани  интервалов счета соединены соответственно с входом сброса второго блока счетчиков, с первым и вторым входами сброса блока фиксации переполнени , к входам приема сиг5 налов переполнени  которого подключены соответствующие выходы переполнени  первого и второго блоков счетчиков , счетные входы которых подключены к соответствующим выходам пер0 вого коммутатора, а информационные выходы подключены к соответствующим входам второго коммутатора, выходы первого и второго D-триггеров подключены к соответствующим сигнальным входам первого коммутатора, а третий вход входного коммутатора соединен с входом генератора тактовой частоты и  вл етс  входом устройства.

2. Устройство по п. 1, о т л и ц чающеес  тем, что блок формировани  интервалов счета содержит соединенные последовательно D-триггер, первый элемент И и первый элемент ИЛИ, соединенные последовательно пер5 вый,второй,третий,четвертый элементы задержки,второй элемент И и второй элемент ИЛИ, причем выход четвертого элемента задержки соединен с вторым входом первого элемента И, вход первого элемента задержки соединен с входе -м синхронизации D-триггера и  вл етс  тактовым входом блока формировани  интервалов счета, второй вход второго элемента И соединен с пр мым выходом D-триггера и  вл е с  первым выходом управлени  коммутацией блока формировани  интервалов счета, вторые входы первого и второго элементов ИЛИ соединены и  вл ютс  входом

запрета блока формировани  интервалов счета, третьи входы первого и вто- i

рого элементов ИЛИ соединены и  вл ютс  входом сброса блока формировани  интервалов счета, инверсный выход D-триггера соединен с его D-вхо- дом и  вл етс  вторым выходом управг- лени  коммутацией блока формировани  интервалов счета, а выходы первого и второго элементов ИЛИ, первого , второго и третьего элементов задержки  вл ютс  соответственно выходами сброса,.выходами разрешени  записи , опроса, приращени  адреса блока формировани  интервалов счета. i

3. Устройство по п. отличающеес  тем, что блок управлени  содержит блок формировани  адреса оперативной пам ти и блок формировани  импульсов разрешени  записи и считывани , соединенные последовательно , блок формировани  синхроимпульсов периферии и сброса, выход сброса которого соединен с входом сброса блока формировани  адреса оперативной пам ти и  вл етс  выходом сброса блока управлени , причем выход приращени  адреса оперативной пам ти блока формировани  синхроимпульса периферии и сброса, а также выход пр мого напр жени  адреса ввода и выход инверсного напр жени  адреса ввода соединены соответственно с входом приращени  адреса оперативной

пам ти блока формировани  адреса оперативной пам ти, входами пр мого и инверсного напр жений адреса ввода блока формировани , импульсов разрешени  записи и считывани , входы приема признака ненулевого результата блока формировани  адреса оперативной пам ти и блока формировани  импульсов разрешени  записи и считывани  соединены и  вл ютс  входом приема признака ненулевого результата блока управлени , вход опроса переполнени  счетчика адреса оперативной пам ти, вход прира5 щени , выход прерывани  и выходы адресной шины блока формировани  адреса оперативной пам ти  вл ютс  соответственно входом опроса, входом приращени  адреса, выходом прерывани 

0 и выходами адресной шины блока управлени , адресные входы, вход запроса, выход стробировани , выход синхро- Р импульса блока формировани  синхроимпульса -периферии и сброса  вл 5 ютс  соответственно адресными выходами , входом запроса, выходом стробировани  и выходом синхроимпульса блока управлени , а вход и выход разрешени  записи и выходы разрешени  считы0 вани  сегментов оперативной пам ти блока формировани  импульсов разрешени  записи и считывани   вл ютс  соответственно входом и выходом раз- решени  записи и выходами разрешени 

5 считывани  сегментов оперативной пам ти блока управлени .

0 к

49

2.

55

Фиг. Ч 57

Фиг.5

1

+ 

1

С Ж 9

Q В

8 9

Ј300 К

п

П

г

а

е

ж

3

1540025

14

7119

/

Фие.Ъ

Фиг. 9

Риг. Ю

Л/

10

фцг. 11

а

6

JL

ТТЛ

л

п

I

ш

п

п

и

п

гп

Фиг. IS

Г

л п

лп

1

п

п

Фиг. П

1540025

Прерывание twuu. блока

Т

г

Считывание из 60П в ОМ вычисл. блока

н

н

о

1

Формир. адр.ВОП при записи содерж.суммир. блока

Сирое УФ АОП

У

L

i

-

1

де

Фиг. IS

РЩД

Зотх колич ошибок

г д е ж 3 и

$ (ыч дл

ГП

Pua.20