SU1536399A1

SU1536399A1 - Устройство дл умножени матриц

Info

Publication number: SU1536399A1
Application number: SU884375474A
Authority: SU
Inventors: Михаил Михайлович Татур; Виктор Павлович Якуш; Сергей Николаевич Изотов; Александр Васильевич Драенков
Original assignee: Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны
Priority date: 1988-02-04
Filing date: 1988-02-04
Publication date: 1990-01-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах цифровой обработки сигналов дл перемножени матриц. Цель изобретени - упрощение контрол работоспособности. Вычислительные модули соединены в матрицу таким образом, что обеспечиваютс два режима работы - основной (перемножение матриц) и тестировани . Достоинством устройства вл ютс низкие дополнительные аппаратурные затраты, высока достоверность тестировани . 4 ил.

Description

1 Изобретение относитс к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах цифровой обработки сигналов дл перемножени матриц.

Цель изобретени - упрощение контрол работоспособности устройства.

На фиг.1 представлена схема устройства дл умножени матриц пор дка 4; на фиг.2 - схема соединений дл обеспечени синхронизации; на фиг.З - схема вычислительного модул ; на фиг.4 - временные диаграммы работы устройства.

Устройство содержит первую 1{ (1 1,4), вторую 2. и третью 3j (j 1,7) информационных входов, вычислительные модули 4 (k 1,4), первую 5.J , вторую 6- и третью 7 группы выходов, информационные вход 8 и

выход 9 устройства (образующие цепь . сдвига), первую 10 и вторую 11 группы управл ющих входов.

Каждый вычислительный модуль содержит первый 12, второй 13 и третий 14 информационные входы, первый 15, второй 16 и третий 17 регистры, умножитель 18, сумматор 19, схему 24 сравнени , элемент 21 пам ти, сумматор 22 по модулю два, первый 23, второй 24 и третий 25 выходы, четвертые информационный вход 26 и выход 27, п тые информационный вход 28 и выход 29, вход 30 и выход 31 элемента пам ти, вторую 32 и первую 33 группы управ- л ющих входов.

В устройстве предусмотрено два режима функционировани : основной и тестировани ,

В основном режиме на управл ющие входы 10 и 11,Запись в регистры одел

со о

со со

Ј

новременно выдаютс синхроимпульсы и предлагаемое устройство функционирует аналогично прототипу, поскольку основные тракты прохождени информации не измен лись.

Дл тестировани устройства необходимо замкнуть третьи выходы вычисли тельных модулей (1,1) и (l,j) (i,j 1,n) , на четвертые информационные входы этих же вычислительных модулей и по цепи 8-9 сдвига установить сквозной сдвигающий регистр (все элементы пам ти, соединенные последовательно по цепи сдвига) в исходное состо ние (например, все О).

Тестирование основной части аппаратуры выполн етс в два этапа (). На первом этапе провер ютс вычислительные модули, у которых i-tj 3+4k; i+j 4+4k, k 0,1,2,,.

Дл этого по входу Установка группы 10 выдаетс импульс, выставл ющий регистры в исходное состо ние (например, все 1), начина с которого при выдаче импульсов по входу Сдвиг регистров группы 10 осуществл етс выдача L 2т-1 тестовых наборов на сумматор и умножитель, что означает их исчерпывающее тестирование (при большой разр дности m число тест-кодов может быть ограничено ). С третьих групп выходов 25 реакци на тест поступает на вычислительные модули, у которых: i+j 2+4k; i+j 5+4k; k 0,01,2,..., на указанные вычислительные модули выдаютс импульсы по входу Запись в регистры группы 11, что обеспечивает транзитное прохождение тест-кодов через регистр 17 и по группе выходов 27 возвращение в исходный вычислительный модуль через группу входов 26 на схему 20 сравнени . В исправном состо нии устройства на эту же схему поступает идентична реакци соседнего вычислительного модул на такой же тест по п тому входу 28в В случае возникновени неисправности сигнал несравнени в момент синхронизации вычислительного модул по входу Запись устанавливает элемент пам ти в состо ние 1.

Таким образом осуществл етс проверка указанных вычислительных модулей и св зей между нимий

На втором этапе тестировани аналогично осуществл етс проверка вычислительных модулей, у которых

5

i+j « 2+4k; i+j - 5+4k, k 0,1,2.,... а остальные вычислительные модули обеспечивают транзитное прохождение сигналов.

После завершени второго этапа тестировани посредством подачи импульсов на управл ющие входы элементов пам ти по группам 10 и 11 (на фиг.4 эти сигналы не показаны) осуществл етс вывод диагноза. Наличие хот бы одной 1 в выходном слове длиной пг свидетельствует о возникновении отказа устройства,

В результате рассмотрени тестиро - вани основной часта аппаратуры осталась непроверенной исправность св зей внешних входов устройства с оконечными вычислительными модул ми. Структура сети позвол ет выполнить данную проверку путем прогона всех О и всех 1 по первым и вторым группам входов и выходов устройства.

Claims

25 Формула изобретени

0

5

0

5

0

5

Устройство дл умножени матриц, содержащее матрицу пхп (где п - пор док перемножаемых матриц) вычислительных модулей, причем i-й (i 1,п) вход первой группы информационных входов устройства подключен к первому информационному входу (l,i)-ro вычислительного модул , i-й вход второй группы информационных входов устройства подключен к второму информационному входу (i,l)-ro вычислительного модул , i-й вход третьей группы информационных входов устройства подключен к третьему информационному входу (n,i)-ro вычислительного модул , а j-й вход (j п+1, 2п-1) третьей группы информационных входов устройства подключен к третьему информационному входу (2 n-j , n)-ro вычислительного модул , первый информационный вход (i,k)-ro вычислительного модул подключен к первому выходу (i,k-l)-ro вычислительного модул (k-2,n), второй информационный вход (k,i)-ro вычислительного модул подключен к второму выходу (k-l,i)-ro вычислительного модул , третий информационный вход (l.m)-ro вычислительного модул подключен к третьему выходу (1+1, т+1)-го вычислительного модул (L ,, п-Г), первый выход (n,i)-ro вычислительного модул вл етс i-м выходом первой группы выхо-

дов устройства, второй выход (i,n)-ro вычислительного модул вл етс i-м выходом второй группы выходов устройства , третий выход (i,l)-ro вычислительного модул вл етс (n-i+1)-м выходом третьей группы выходов устройства , а третий выход (1,1)-го вычислительного модул вл етс (п+1)-м выходом третьей группы выходов устройства , каждый вычислительный модуль содержит три регистра, умножитель и сумматор, причем первый, второй и третий информационные входы вычислительного модул соединены со входами соответственно первого, второго и третьего регистров, выходы первого и второго регистров соединены

15 ()го вычислительного модул ,п тый выход которого соединен с п тым информационным входом (1,4)-го вычислительного модул , п тый выход (п, п-1)-го вычислительного модул

соответственно с первым и вторым вы« ходами вычислительного модул и с соединен с п тым информационным вхо- вым и вторым входами умножител , вы- дом (п,п)-го вычислительного модул , ход которого соединен с первым вхо- ,п тый выход которого соединен с п тым дом сумматора,второй вход которого (информационным входом (п-1,п)-го вы- соединен с выходом третьего регистра, числительного модул , п тые информа- а выход - с третьим выходом вычисли- 25 ционные входы (l,s)-ro и (г,п)-го вычислительных модулей соединены с

тельного модул , управл ющие входы всех регистров соединены с первой группой управл ющих входов вычислительного модул , отличающеес тем, что, с целью упрощени контрол работоспособности устройства , в каждый вычислительный модуль введены схема сравнени ,.сумматор по модулю два и элемент пам ти, прин тыми выходами соответственно , (s,l)-ro и (п,г)-го-вычислительных модулей (s,,n; s,rЈ 4), п тый ин- 30 формационный вход (k,l)-ro вычислительного модул соединен с п тым выходом (k-1, 1+1)-го вычислительного модул , регистры каждого вычислительного модул соединены последовательетс второй группой управл ющих входов вычислительного модул , перва и втора группы управл ющих входов (p,q)-го вычислительного модул (p+q-4t 3;4; t 0,,..,) подключена к первой группе управл ющих входов устройства, перва и втора группы управл ющих входов (v,u)-ro вычислительного модул (v+u-4L 2;5) подключены к второй группе управл ющих входов устройства, п тый выход (4,1)-го вычислительного модул соединен с п тым информационным входом

5 ()го вычислительного модул ,п тый выход которого соединен с п тым информационным входом (1,4)-го вычислительного модул , п тый выход (п, п-1)-го вычислительного модул

о соединен с п тым информационным вхо- дом (п,п)-го вычислительного модул , ,п тый выход которого соединен с п тым (информационным входом (п-1,п)-го вы- числительного модул , п тые информа- 5 ционные входы (l,s)-ro и (г,п)-го вычислительных модулей соединены с

н тыми выходами соответственно , (s,l)-ro и (п,г)-го-вычислительных модулей (s,,n; s,rЈ 4), п тый ин- формационный вход (k,l)-ro вычислительного модул соединен с п тым выходом (k-1, 1+1)-го вычислительного модул , регистры каждого вычислительного модул соединены последователь

чем первый и второй входы схемы срав- ос но по цепи сдвига с сумматором по нени подключены соответственно к модулю два, образу сдвиговый регистр-генератор последовательности псевдослучайных кодов, а элементы

пам ти всех вычислительных модулей

четвертому и п тому информационным входам вычислительного модул , четвертый выход вычислительного модул соединен с выходом третьего регистра, 40 соединены последовательно в сквозной а п тый выход - с выходом сумматора, регистр сдвига, вход и выход которо- выход схемы сравнени соединен с го вл ютс соответственно информаци- входом записи элемента пам ти, труп- онными входом и выходом устройства, па управл ющих входов которого вл пам ти всех вычислительных модулей

соединены последовательно в сквозно регистр сдвига, вход и выход которо го вл ютс соответственно информац онными входом и выходом устройства,

п

/ .

Фиг. 2

Фие.З

0с /08н0и режим

Режим тестировани