SU1509930A1 - Устройство дл ортогонального преобразовани цифровых сигналов по Уолшу-Адамару - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в качестве специализированного устройства спектрального анализа и имитации случайных процессов, дл  обработки и распознавани  изображений, в аппаратуре сжати  информации при передаче данных, в цифровых системах управлени  и т.д. Цель изобретени  - расширени  функциональных возможностей устройства за счет выполнени  как неусеченных, так и усеченных ортогональных преобразований. В состав устройства вход т элементы задержки, арифметические блоки и элементы И, объединенные в канал единичного преобразовани , счетчик, два регистра, группа элементов задержки, группа блоков сравнени , группа элементов ИЛИ и четыре группы элементов И, объединенные в блок настройки, а также блок синхронизации. 9 ил., 2 табл.

Description

Изобретение ОТНОСИТСЯ к автоматике и вычислительной технике и может быть использовано в качестве специализированного устройства спектрального анализа и имитации случайных процессов, дл  обработки и распознавани  изображений, в аппаратуре сжати  информации при передаче даннь:х, в цифровых системах управлени  и так далее и дл . выполнени  усеченных и полного быстрых ортогональных преобразо- ваний цифровых сигналов в базисе функций Уолша над отсчетами дискретного сигнала.

Цель изобретени  - расширение функциональных возможностей устройств

ва за счет выполнени  как неусеченных , так и усеченш 1х дискретных ортогональных , преобразований цифровых сигналов.

Усеченные ортогональные преобразовани  последовательности обрабатываемых данных X {Х ; i определ ютс - следующим образом:

СП

о со со со

С где С

.

, )

.

(О

СП VN , W

с )

lC,3,-c,- вектор коэффициен- :

тов преобразовани ; - квадратные матрицы преобразовани  размерностью

г , С

N ш

(k,)

()

i ® (..--К i.tn - 1;

fEj, при k е ij, при k {

V Ч11 - ij

),

1;

О;

%25

единична  квадратна  матрица пор дка NJ

® - знак кронекеровского перемножени  матриц;

S - знак кронекеровского сложени .

Введение в рассмотрение усеченных преобразований в базисе функций Ви- ленкина (частным случаем которых  вл етс  преобразование Уолша) бьто вызвано необходимостью учета различной физической природы обрабатываемых сигналов, их статических и спектральных свойств, класса задач обработки , т.е. адаптации ортогонального преобразовани  к классу обрабатываемых сигналов. Усеченные преобразовани , определ емые выражением (1), позвол ют, мен   значени  параметров (,, заполнить широкий спектр возможных ортогональных преобразований между преобразовани ми Уолша , (при всех k е О и Хаара (npH{ke j, 1, (k е . О) и тем самым подобрать необходимую степень рассредото- 35 ченности и локализации энергии базисных функций на различных временных участках.

; На фиг.1 изображена функциональна  схема устройства дл  случа  на фиг.2 - гриф полного БПУ дл  , закодированный ; на фиг.3-8 - графы усеченных дискретных ортогональных преобразований дл  , закодирован9 ные следующим образом: О, J,00, 01, 10, 11 соответственно; на фиг схема арифметического блока.

Блок-схема устройства (фиг.1) содержит элементы 1 и 2 задержки, арифметические блоки 3, элементы И 4 и 5, ббразующие три канала единич15099304

ного преобразовани , блок 6 синхрони : зации, совокупность элементов, образующих блок настройки, выход 7 бло- г ка 6 синхронизации, регистры 8 и 9, счетчик 10, блоки И и 12 сравнени , элементы ИЛИ 13 и 14, элементы ) 15 и 16 задержки, четыре группы из f& Byx элементов И 17 и 18, 19 и 20, i 10 21 и 22, 23 и 24, информационные вход 25 и выход 26.

Арифметический блок (фиг.9) содержит сумматор 27, вычитатель 28, элементы И 29 и 30, элемент НЕ 31, 15 элемент ИЛИ 32 и преобразователь 33 пр мого кода в дополнительньй.

Устройство работает следующим образом.

Рассмотрим работу устройства при 20 выполнении вычислений в соответствии с графом полного БПУ на фиг.2 (работа операционной части предлагаемого устройства).

Элементы згщержки в первом канале единичного преобразовани  задерживают входной дискретный сигнал на один такт каждый, элементы задержки в последующих каналах единичного преобразовани  осуществл ют задержку в два раза , чем в предыдущем. С частотой тактовых импульсов значени  дискретного сигнала{Хс, q 1 2,...,N последовательно поступают на вход первого канала. Арифметический блок 3 производит поочередное суммирование значений сигналов с выхода и входа первого элемента 1 задержки и вычитание значений сигналов с выхода и входа второго элемента 2 . задержки. Значени - суммы и разности поступают на второй канал единичного преобразовани , где производ тс  аналогичные вычислени , но задержки каждого элемента возрастают вдвое. 45 В результате на выходе устройства

последовательно по вл -ютс  значени  . коэффициентов преобразовани  Уолша (с точностью до посто нного множител ) .

50 Работа устройства прошшюстрирова на дп  .

30

n-l-1

40

C tJC i X t

X x: I X X X X M

.+ + I 1 1 4. I

-f x x x x x

..,

,

X X x x X X + I I + + I I +

xxxxxxxx . «.- xxxxxxxx + I + I + I + I

I I I I I I I x x x x x x x x till

I I I I I I luuuuiaieiataii i i

, , , - xxxx + XI Kx

+ I I + I- I M +

tn M n «nX t-

.

«s/ rl H r4 Ч U

X X X X XXX I 1

I I I I I I I I I I I x x x x x X C x

4-rl

xxxxxxxx « V „ b ,. V V

XXXXXXXX

+ 1 I I + + I I X X X X X x x X

+ I + 1 I I + I

.W 1 1|«1л(А

IIIIIIIXXXXXXXX III

., , .

xxxxxxxx + I t + + 1 I +

xxxx xxx x

+ + 1 1 + + I I

X X X X X X X ; + 14-1 + 1 + 1

I I x x x x x x x x I I I I I I I I

Теперь рассмотрим работу блока .настройки - управл ющей части устрой- ;ства.

Каждый граф усеченного преобразо- |вани  закодирован с помощью двух кодов , размещаемых в регистрах 8 и 9. IB регистре 8 размещаетс  (п-1)-раз- р ный код, который определ ет поло- , жение участвующих в. обработке номеров отсчетов среди имеющихс , Причем , младшие n-i разр дов определ ют положение (номер 1 в (1), начина  с О) ;соответствующей бабочки в i-й итера- |ции. В регистре 9 код имеет только одну 1, остальные О. Положение этой единицы (номер разр да) опреде-: ;л ет пор дковый-номер той итерации, ;где прекращаетс  увеличение числа участвующих в обработке отсчетов

(начина  с этой итерации число от- счетов становитс  равным N).

Элементы И в каждом канале единич ного преобразовани  играют роль вык-, лючателей, запрещающих передачу операндов с выхода элементов задержки на арифметический блок и тем самым на выполнение соответствуклцей арифметической операции на определенном такте. Подача единичного управл ющего сигнала на элемент И разрешает передачу операнда и выполнение операции , подача нулевого сигнала - нет.

Соответствие между конфигурацией графа ортогонального преобразовани ,; соответствующими кодами в регистрах и номерами тактовj на которых необходимо подав а ть единичные управл ющие сигналы на соответствующие элементы И, задаетс  табл.2.

Примечание. Х- безразлично О или

Задача блока настройки - выработ- ;ка управл ющих сигналов в соответ- |ствии с табл.2. При установке кодов в регистры 8 и 9 с выхода 7 поступают импульсы на счетчик 10. До тех пор, пока значение n-i мдадщих разр дов счетчика 10 не равно значению младших разр дов регистра 8, на вы-, ходе всех блоков 11 и 12 сравнени  имеетс  нулевой сигнал. При совпаде- :Нии этих значений на выходе опреде-, ленного j-ro блока сравнени  по вл етс  единичный сигнал, который пропускает очередной импульс с выхода 7 на элемент ИЛИ через открытый элемент И. Затем этот импульс раздел - ;етс  нужным образом элементами И 21- i24, управл емыми значени ми (j-l)-ro

ii II

1 .

разр да счетчика 10, и задерживаетс  на определенное число тактов в элементах 15 и 16 задержки.

5Описанное функционирование блока

настройки имеет место в случае, ког- да в регистре 9 записан нулевой код. Если же там имеетс  1 в некотором К-м разр де, то она поступает на .К-й элемент И второй группы 19 и 20, открыва  его. Тем самым все импульсы , которые относитс  к (К+1)-му разр ду ((п-К-1)-гй итерации графа) поступают в ту часть блока настройки,

-где вырабатываютс , управл ющие сигналы , относ щиес  к работе устр ойст- ;, |ва на ,(п-К)-и итерации.

I Рассмотрим, например работу устройства при реализации усеченного

10

ортогонального преобразовани  дл  графа (фиг.8). В начальном состо нии на счетчике 10 находитс  код 11...1. При этом на регистре 8 записан код 10 (а может быть записан код 11), на регистре 9 код 01 (табл.2). Импульсы с выхода 7 заполн ют счетчик 10, на первом такте его содержимое станрвкгс  00...0.. Блок 12 сравнени  фиксирует равенство кодов на п том такте, затем на седьмом, а блок 11 -сравнени  - на п том-восьмом тактах. Таким образом, на выходе элемента ИЛИ-13 импульсы по вл ютс  также на п том-восьмом тактах. Так как элемент И 15 открыт единичным сигналом с первого разр да регистра 9, то на выходе элемента ИЛИ 14, кроме импульсов с элемента И 18, на п том и седьмом тактах по вл ютс  еще импульсы с элемента И 20 на шестом и восьмом тактах. С учетом задержек на третий и первьш такт в элементах .15 и 16 задержки соответственно на выходе элемента И 21 импульсы по вл ютс  на восьмом и дев том тактах, / на выходе И 23 - на дес том и одиннадцатом тактах, на выходе И 22 - на шестом и восьмом тактах, на выходе И 24 - на седьмом и дев том тактах. Это означает, что в первом канале единичного преобразовани  выполнены только опер ации ,

шу-Адамару, содержащее п ( - размер преобразовани ) каналов единичного преобразовани  и блок синхронизации причем выход i-ro (i 1, n-1) канала единичного преобразовани  подключен к информационному входу (i-t-l)-ro канала единичного преобразовани , выход п-го канала единичного преобразовани   вл етс  . информационным выходом устройства, информационным входом которого  вл етс  информационный вход первого ка- I нала единичного преобразовани ,

j-й (J 1,п) выход блока синхронизации подключен к тактовому входу j-ro канала единичного преобразовани , причем j-й канал единичного преобразовани  содержит первый и второй элементы задержки и арифметический блок, тактовый вход которого  вл етс  тактовым входом канала единичного преобразовани , информационным входом которого  вл етс  вход первого элемента задержки, выход которого подключен к входу второго элемента задержки и первому информационному входу арифметического блока, выход которого  вл етс  выходом канала единичного преобразовани , при этом в п-м канале единичного преобразовани  второй и третий информационные входы арифметического блока подключены соответственно к информа20

30

, , (табл. 1). Во вто- 35 ционному входу канала единичного пре- ром канале - только операции Х -+Х +образовани  и выходу второго элемен+Х- ,+Х-,+Х, Xj+ ,- X g, X 5.- Xj+ Х,- та задержки, отличающеес 

тем, что у с целью расширени  функциональных возможностей за счет вы- 40

5- 6

X,

в третьем канале выполнены все операции, соответствующие третьей последней итерации БПУ. Таким образом , реализовано усеченное ортогональное преобразование, которое может быть записано следующим образом:

полнени  как неусеченных , так и усеченных преобразований, в него введены счетчик, два регистра, п-1 блоков сравнени , группа элементов ИЛИ, группа элементов задержки и четыре

Claims (1)

1. что соответствует графу на фиг.8, Формула изобретени 

   Устройство дл  ортогонального преобразовани  цифровых сигналов по Уол

   шу-Адамару, содержащее п ( - размер преобразовани ) каналов единичного преобразовани  и блок синхронизации причем выход i-ro (i 1, n-1) канала единичного преобразовани  подключен к информационному входу (i-t-l)-ro канала единичного преобразовани , выход п-го канала единичного преобразовани   вл етс  . информационным выходом устройства, информационным входом которого  вл етс  информационный вход первого ка- I нала единичного преобразовани ,

   j-й (J 1,п) выход блока синхронизации подключен к тактовому входу j-ro канала единичного преобразовани , причем j-й канал единичного преобразовани  содержит первый и второй элементы задержки и арифметический блок, тактовый вход которого  вл етс  тактовым входом канала единичного преобразовани , информационным входом которого  вл етс  вход первого элемента задержки, выход которого подключен к входу второго элемента задержки и первому информационному входу арифметического блока, выход которого  вл етс  выходом канала единичного преобразовани , при этом в п-м канале единичного преобразовани  второй и третий информационные входы арифметического блока подключены соответственно к информа0

   0

   тем, что у с целью расширени  функциональных возможностей за счет вы- 40

   полнени  как неусеченных , так и усеченных преобразований, в него введены счетчик, два регистра, п-1 блоков сравнени , группа элементов ИЛИ группа элементов задержки и четыре

   45 группы элементов И по п-1 элементу в каждой группе, а в i-й канал единичного преобразовани  введены два элемента И, при этом (п+1)-й выход блока синхронизации подключен к счетному входу счетчика, первым входам элементов И первой группы и первому входу (п-1)-го элемента И вто- рой группы, n-i входов первой группы i-ro блока сравнени  подключены со55 ответственно к выходам n-i старших разр дов счетчика, -n-i входов второй группы i-ro блока сравнени  подключены соответственно к выходам

   50

   ft-i старших разр дов первого регистра , выход i-ro блока сравнени  под- 1ключен к второму входу i-ro элемента И первой группы, выход которого подключен к входу i-ro элемента ИЛИ группы, выход i-ro разр да второго регистра подключен к первому входу i-ro элемента И второй группы, второй вход т-го (,п-0 элемента И второй группы - подключены к выходу (in+l)-ro элемента ИЛИ группы, выход i-ro элемента И второй группы подключен к второму входу i-ro элемента ИЛИ группы, выход которого подключен к входу i-ro элемента з.адержки группы , выход которого подключен к пер- вым входам i-x элементов И третьей и четвертой групп, выходы которых подключены соответственно к первому и и второму входам синхронизации i-ro канала единичного преобразовани , вторые входы i-x элементов И третьей и четвертой групп подключены соответственно к инверсному и пр мому выходам (i-l)-ro разр да счетчика, причем в i-M канале единичного преобразовани  второй и третий информационные входы арифметического блока подключены к выходам соответственно первого и второго элементов И, первые входы которых подключены соответственно к информационному входу канала единичного преобразовани  и выходу второго элемента задержки,; второй вход первого элемента И  вл етс 

   первым входом синхронизации канала единичного преобразовани , вторым входом синхронизации которого  вл ютс  соединенные между собой второй вход второго элемента И и вход синхронизации арифметического блока, причем ари етический-блок содержит два , элемента И, элемент НЕ, сумматор,

   0 вычитатель, элемент ИЛИ и преобразователь пр мого кода в дополнительный выход которого подключен к первым входам сумматора и вычитат ел , выходы которых подключены соответствен5 но к первому и второму входам элемента ИЛИ, выход которого  вл етс  выходом арифметического блока, первым , вторым и третьим,предынформаци- онными входами которого  вл ютс  0, соответственно информационный вход преобразовател  пр мого кода в дополнительный и первые-входы первого и второго элементов И, выходы которых подключены к вторым входам соот5 ветственно сумматора и вычитател , йторой вход первого элемента И соединён с входом элемента НЕ, входом , синхронизации сумматора и  вл етс  тактовым входом арифметического бло-30 ка, входом синхронизации которого  вл етс  вход синхронизации преобразовател  пр мого кода в дополнительный, а выход элемента НЕ подключен к вто- рому входу второго элемента И и вхо35 дам синхронизации вычитател .

   .1

   Vzf

   Фие. 2

   ФигЛ

   Фиг.

   Фиг. 8

   .З

   Редактор М, Бланар

   Составитель А. Баранов Техред Л. Олийнык к Заказ 5815/48

   Тираж 6F8

   ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Корректор С. Шекмар

   Подписное