SU1469503A1 - Adder - Google Patents

Adder Download PDF

Info

Publication number
SU1469503A1
SU1469503A1 SU874320164A SU4320164A SU1469503A1 SU 1469503 A1 SU1469503 A1 SU 1469503A1 SU 874320164 A SU874320164 A SU 874320164A SU 4320164 A SU4320164 A SU 4320164A SU 1469503 A1 SU1469503 A1 SU 1469503A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
bit
adder
transfer
output
Prior art date
Application number
SU874320164A
Other languages
Russian (ru)
Inventor
Борис Иванович Соловьев
Original Assignee
Предприятие П/Я А-3543
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3543 filed Critical Предприятие П/Я А-3543
Priority to SU874320164A priority Critical patent/SU1469503A1/en
Application granted granted Critical
Publication of SU1469503A1 publication Critical patent/SU1469503A1/en

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  применени  в ЭВМ и в специализиг рованных вычислител х, например, дл  цифровой фильтрации. Целью изобретени   вл етс  расширение функциональных возможностей за счет сложени  чисел как в обратном, так и в дополнительном коде. Дл  достижени  цели в устройство введен дополнительный одноразр дньй сумматор и новые св зи. Это позвол ет упростить цепь формировани  старшего разр да суммы и знака, а также управл ть добавлением циклического переноса в младший разр д. ил.The invention relates to computing and is intended for use in computers and in specialized computers, for example, for digital filtering. The aim of the invention is to extend the functionality by adding numbers in the reverse, as well as in the additional code. To achieve the goal, an additional one-bit adder and new connections are introduced into the device. This makes it possible to simplify the chain of formation of the most significant bit of the sum and the sign, as well as to control the addition of cyclic transfer to the low order bit.

Description

1one

Изобретение относитс  к вычислительной технике и предназначено дл  применени  в ЭВМ и специализированных вычислител х, например, дл  цифровой фильтрации.The invention relates to computing and is intended for use in computers and specialized computers, for example, for digital filtering.

Цель изобретени  - расширение функциональных возможностей за счет сложени  чисел как в обратном, так и в дополнительном коде.The purpose of the invention is to expand the functionality by adding numbers in the reverse, as well as in the additional code.

На чертеже представлена функциональна  схема устройства.The drawing shows the functional diagram of the device.

Устройство дл  сложени  чисел содержит одноразр дные сз маторы 1-6 и элемент И 7.The device for adding numbers contains one-bit cz matrices 1-6 and the element And 7.

Устройство работает следующим образом .The device works as follows.

На входы операндов сумматоров 1 - 6 устройства поступают числа, выражен- ные обратным или дополнительным кодом, представленные (п-1) числовым и одним знаковым разр дом, а получаемый результат представлен п числовым,The inputs of the operands of the adders 1–6 of the device receive numbers, expressed by a reverse or additional code, represented by (n-1) numerical and one significant digit, and the result is represented by n numerical,

(Л(L

и одним знаковым разр дом в обрат- ном или дополнительном коде соответственно .and one significant digit in the reciprocal or additional code, respectively.

При суммировании чисел, выраженных обратным кодом, подаетс  единичный сигнал на управл ющий вход (УВ) элемента И 7 и замыкаетс  цепь циклического переноса. При этом единичные или нулевые сигналы переноса с выхода переноса сумматора 1 поступают через элемент И 7 на вход переноса сумматора 6 младшего разр да.When summing up the numbers expressed by the inverse code, a single signal is applied to the control input (HC) of the And 7 element and the cyclic transfer circuit closes. In this case, single or zero transfer signals from the transfer output of the adder 1 are fed through the element AND 7 to the transfer input of the adder 6 of the least significant bit.

I При суммировании чисел, выраженных дополнительным кодом, подаетс  нулевой сигнал на УВ элемента И 7, и цепь циклического переноса размыкаетс . На вход переноса сумматора 6 младшего разр да поступает нулевой сигнал с выхода элемента И 7.I When summing up the numbers expressed by the additional code, a zero signal is applied to the shock signal of element And 7, and the cyclic transfer chain is opened. At the transfer input of the adder 6 lower order receives a zero signal from the output of the element And 7.

Дл  устранени  переполнени  предусмотрено расширение разр дной сетОд To eliminate overflow, expansion of the bit network is provided.

СОWITH

елate

0000

ки, которое происходит эа счет соединени  входов сумматора 1 знакового разр да с входами введенного одн раэр дного сумматора 2, выход которого  вл етс  выходом старшего разр да 8„,ki, which occurs at the expense of the connection of the inputs of the adder 1 of the sign bit with the inputs of the entered single-phase adder 2, the output of which is the output of the higher bit 8 ",

Пример 1. Суммирование вExample 1. Summation in

обратном коде,reverse code

Х„. -1.1010; 1.1101. На сумматоре с учетом единицы циклического переносаX „. -1.1010; 1.1101. On the adder, taking into account the unit of cyclic transfer

1.11010 1.111011.11010 1.11101

С 1.11000From 1.11000

Пример 2. Суммирование дополнительном коде.Example 2. Summation of additional code.

Хд„„ 1.1011; 1.1110. Ни сумматоре 1.11011 1.11110Chd „„ 1.1011; 1.1110. No adder 1.11011 1.11110

Claims (1)

Сд п -J OOl Формула изобретени Sd p -J OOl Invention Formula Устройство дл  сложени  чисел, содержащее п одноразр дных сумматоров (п - разр дность операндов) и элемент И, входы операндов одноразр дных сумматоров с первого по (п-1) -и соединены с входами .соответствующих разр дов первого и второго операндов устройства, а выходы суммы соединены с выходами соответствующих разр дов результата устройства, выход переноса i-ro одноразр дного сумматора (i 1,...,п-2) соединен с входом переноса (i+l)-ro одноразр дного сумматора, первый вход операнда ц-го одноразр дного сумматора соединен с входом знакового разр да первого операнда устройства, а выход суммы соединен с выходом знакового разр да результата устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет сложени  чисел как в обратном, так и в дополнительном коде, оно содержит дополнительныйA device for adding numbers containing n single-bit adders (n is the operand size) and the element I, the inputs of the operands of one-bit adders from the first to (n-1) are connected to the inputs of the corresponding bits of the first and second operands of the device, and the sum outputs are connected to the outputs of the corresponding bits of the device result, the transfer output i-ro of the one-bit adder (i 1, ..., p-2) is connected to the transfer input (i + l) -ro of the one-bit adder, the first input of operand c th one-bit adder is connected to the input of the sign bit a first device operand and a sum output coupled to an output sign bit result apparatus, characterized in that, in order to expand the functional capabilities by adding numbers as in reverse, and the additional code, it contains an additional одноразр дный сумматор, входы операндов которого соединены с входами знаковых разр дов первого и второго операндов устройства, вход переноса соединен с выходом переноса (п-1)-го одноразр дного сумматора, а выход переноса соединен с входом переноса п-го одноразр дного сумматора, второй вход операнда которого соеди- нен с входом знакового разр да второго операнда, устройства, а выход переноса соединен с первым входом элемента И, второй вход которого соединен с управл ющим входом устройст- ва, а выход подключен к входу переноса первого одноразр дного сумматора , выход суммы дополнительного сумматора соединен с выходом дополнительного разр да результата- устройства .a one-bit adder, the inputs of operands of which are connected to the inputs of the sign bits of the first and second operands of the device, the transfer input is connected to the transfer output of the (n-1) th one-bit adder, and the transfer output is connected to the transfer input of the n-th single-bit adder, the second input of the operand is connected to the input of the sign bit of the second operand, the device, and the transfer output is connected to the first input of the AND element, the second input of which is connected to the control input of the device, and the output is connected to the transfer input of the first o norazr-stand adder sum output of the adder is connected to an additional yield additional discharge rezultata- device. 3//Ло ЗнУ3 // Lo ZnU УHave УВHC
SU874320164A 1987-09-04 1987-09-04 Adder SU1469503A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874320164A SU1469503A1 (en) 1987-09-04 1987-09-04 Adder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874320164A SU1469503A1 (en) 1987-09-04 1987-09-04 Adder

Publications (1)

Publication Number Publication Date
SU1469503A1 true SU1469503A1 (en) 1989-03-30

Family

ID=21333183

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874320164A SU1469503A1 (en) 1987-09-04 1987-09-04 Adder

Country Status (1)

Country Link
SU (1) SU1469503A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2463644C1 (en) * 2011-02-02 2012-10-10 Открытое акционерное общество "Научно-производственное предприятие "Салют" Subtractor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Самофалов К.Г. и др. Электронные цифровые вычислительные машины.- Киев: Вища школа, 1976, с. 290, рис. 267. Авторское свидетельство СССР № 788107, кл. G 06 F 7/50, 1978. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2463644C1 (en) * 2011-02-02 2012-10-10 Открытое акционерное общество "Научно-производственное предприятие "Салют" Subtractor

Similar Documents

Publication Publication Date Title
SU1469503A1 (en) Adder
SU1137461A1 (en) Tertiary adder
SU1252778A2 (en) Device for determining the most significant digit position
SU1662007A1 (en) Device for code checking
KR970005175A (en) Multiplication / Division Sharing Handler Structure Based on Pipeline Structure
SU1566408A1 (en) Decoding device
SU1654812A1 (en) Modulo three adder
SU1043639A1 (en) One-bit binary subtractor
SU1053102A1 (en) One-digit adaptable quaternary adder
SU1481761A1 (en) Device for determining the most-significant bit
SU1658143A1 (en) One-digit decimal adder in "5421" code
SU1270769A2 (en) Device for squaring n-bit binary numbers
SU1660173A1 (en) Counter with checking
SU1141401A1 (en) Device for calculating difference of two numbers
SU1566472A1 (en) Digital nonrecursive filter
SU922866A1 (en) Storage device
SU1312607A1 (en) Device for compressing binary vectors
SU1453400A1 (en) Accumulating adder
SU1438005A1 (en) Binary code to position-sign code converter
SU1325460A1 (en) Device for comparing numbers in residue system
SU902264A1 (en) Reversible pulse counter
SU1125746A1 (en) Digital filter
SU1374426A1 (en) Digital storage with fractional variable capacitor
SU1401450A1 (en) Device for determining extremum code
SU1598167A1 (en) Synchronous binary counter