RU2463644C1 - Subtractor - Google Patents
Subtractor Download PDFInfo
- Publication number
- RU2463644C1 RU2463644C1 RU2011103505/08A RU2011103505A RU2463644C1 RU 2463644 C1 RU2463644 C1 RU 2463644C1 RU 2011103505/08 A RU2011103505/08 A RU 2011103505/08A RU 2011103505 A RU2011103505 A RU 2011103505A RU 2463644 C1 RU2463644 C1 RU 2463644C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- adder
- inputs
- output
- bits
- Prior art date
Links
Abstract
Description
Изобретение относится к области вычислительной техники и предназначено для применения в специализированных вычислителях, а также в системах управления и контроля.The invention relates to the field of computer technology and is intended for use in specialized computers, as well as in control and monitoring systems.
Известно устройство для вычитания (а.с. СССР №1183183), содержащее генератор импульсов, первый, второй, третий и четвертый элементы И, первый, второй и третий счетчики, схему сравнения, триггер, полусумматор, элемент ИЛИ.A device for subtraction (USSR AS No. 1183183) containing a pulse generator, first, second, third and fourth elements AND, first, second and third counters, a comparison circuit, a trigger, a half-adder, an OR element is known.
Известно также устройство для определения разности двух чисел (а.с. СССР №1109741), содержащее генератор импульсов, первый, второй, третий, четвертый, пятый и шестой триггеры, первый и второй счетчики, первый, второй, третий, четвертый, пятый и шестой элементы И, первый, второй, третий, четвертый и пятый элементы ИЛИ.Also known is a device for determining the difference of two numbers (AS USSR No. 1109741), containing a pulse generator, first, second, third, fourth, fifth and sixth triggers, first and second counters, first, second, third, fourth, fifth and sixth AND elements, first, second, third, fourth and fifth OR elements.
Недостатком данных устройств является наличие большого количества элементов и связей между ними, что ведет к усложнению устройства, снижению его быстродействия и надежности.The disadvantage of these devices is the presence of a large number of elements and the connections between them, which leads to the complication of the device, reducing its speed and reliability.
Задачей, на решение которой направлено изобретение, является создание устройства для вычитания чисел, выраженных в дополнительном коде, обеспечивающего повышение быстродействия и надежности.The problem to which the invention is directed, is the creation of a device for subtracting numbers expressed in additional code, providing improved performance and reliability.
Техническим результатом при реализации изобретения является повышение быстродействия и надежности.The technical result in the implementation of the invention is to increase speed and reliability.
Для достижения указанных технических результатов устройство для вычитания содержит n логических элементов НЕ, (n+1) сумматоров, n входов разрядов уменьшаемого числа, n входов разрядов вычитаемого числа, шину логической «1», (n+1) выходов, где n-ые входы является входами знакового разряда уменьшаемого и вычитаемого чисел, (n+1)-й выход является выходом знакового разряда. Вход (1,…, n-1)-го разряда уменьшаемого числа соединен с первым входом соответствующего (1,…, n-1)-го сумматора, вход n-го разряда уменьшаемого числа соединен с первым входом n-го и (n+1)-го сумматора, вход (1,…, n)-го разряда вычитаемого числа соединен с входом соответствующего (1,…, n)-го логического элемента НЕ. Выход (1,…, n-1)-го логического элемента НЕ соединен со вторым входом соответствующего (1,…, n-1)-го сумматора, выход n-го логического элемента НЕ соединен со вторым входом n-го и (n+1)-го сумматора, шина логической «1» соединена с входом переноса первого сумматора, выход переноса (1,…, n)-го сумматора соединен с входом переноса последующего (2,…, n+1)-го сумматора.To achieve the indicated technical results, the device for subtraction contains n logical elements NOT, (n + 1) adders, n inputs of bits of a reduced number, n inputs of bits of a subtracted number, a logical bus “1”, (n + 1) outputs, where the n the inputs are the inputs of the sign discharge of the decremented and subtracted numbers, the (n + 1) th output is the output of the sign discharge. The input of the (1, ..., n-1) th digit of the decreasing number is connected to the first input of the corresponding (1, ..., n-1) th adder, the input of the n-th digit of the decreasing number is connected to the first input of the n-th and (n +1) adder, the input of the (1, ..., n) th digit of the subtracted number is connected to the input of the corresponding (1, ..., n) th logical element NOT. The output of the (1, ..., n-1) -th logic element is NOT connected to the second input of the corresponding (1, ..., n-1) -th adder, the output of the nth logic element is NOT connected to the second input of the nth and (n +1) adder, the logical 1 bus is connected to the transfer input of the first adder, the carry output of the (1, ..., n) adder is connected to the transfer input of the subsequent (2, ..., n + 1) adder.
Отличительными признаками предлагаемого устройства для вычитания являются наличие n логических элементов НЕ, (n+1) сумматоров, n входов разрядов уменьшаемого числа, n входов разрядов вычитаемого числа, шину логической «1», (n+1) выходов, при этом n-ые входы являются входами знакового разряда уменьшаемого и вычитаемого чисел, (n+1)-й выход является выходом знакового разряда. Вход (1,…, n-1)-го разряда уменьшаемого числа соединен с первым входом соответствующего (1,…, n-1)-го сумматора, вход n-го разряда уменьшаемого числа соединен с первым входом n-го и (n+1)-го сумматора. Вход (1,…, n)-го разряда вычитаемого числа соединен с входом соответствующего (1,…, n)-го логического элемента НЕ. Выход (1,…, n-1)-го логического элемента НЕ соединен со вторым входом соответствующего (1,…, n-1)-го сумматора, выход n-го логического элемента НЕ соединен со вторым входом n-го и (n+1)-го сумматора. Шина логической «1» соединена с входом переноса первого сумматора, выход переноса (1,…, n)-го сумматора соединен с входом переноса последующего (2,…, n+1)-го сумматора.Distinctive features of the proposed device for subtraction are the presence of n logical elements NOT, (n + 1) adders, n inputs of bits of a reduced number, n inputs of bits of a subtracted number, a logical bus "1", (n + 1) outputs, while the n-th the inputs are the inputs of the sign discharge of the decremented and subtracted numbers, the (n + 1) -th output is the output of the sign discharge. The input of the (1, ..., n-1) th digit of the decreasing number is connected to the first input of the corresponding (1, ..., n-1) th adder, the input of the n-th digit of the decreasing number is connected to the first input of the n-th and (n +1) adder. The input of the (1, ..., n) th digit of the subtracted number is connected to the input of the corresponding (1, ..., n) th logical element NOT. The output of the (1, ..., n-1) -th logic element is NOT connected to the second input of the corresponding (1, ..., n-1) -th adder, the output of the nth logic element is NOT connected to the second input of the nth and (n +1) adder. The logical 1 bus is connected to the transfer input of the first adder, the transfer output of the (1, ..., n) -th adder is connected to the transfer input of the subsequent (2, ..., n + 1) -th adder.
Так как вычисление производится за один такт, длительность которого определяется разрядностью операндов, то применение предложенного устройства значительно повышает его быстродействие. При этом сокращается количество и наименование входящих в него элементов и связей между ними, что также позволяет повысить его быстродействие, надежность и значительно упрощает устройство.Since the calculation is performed in one clock cycle, the duration of which is determined by the length of the operands, the application of the proposed device significantly increases its speed. This reduces the number and name of its constituent elements and the relationships between them, which also improves its performance, reliability and greatly simplifies the device.
На фиг.1 приведена схема электрическая принципиальная устройства для вычитания.Figure 1 shows a diagram of an electrical schematic device for subtraction.
Устройство для вычитания содержит n логических элементов НЕ 1, (n+1) сумматоров 2, n входов 3 разрядов уменьшаемого числа, n входов 4 разрядов вычитаемого числа, шину логической «1» 5, (n+1) выходов 6.The device for subtraction contains n logic elements NOT 1, (n + 1) adders 2, n inputs of 3 bits of a reduced number, n inputs of 4 bits of a subtracted number, a logical bus "1" 5, (n + 1) outputs 6.
Входы 3n и 4n являются входами знаковых разрядов уменьшаемого X и вычитаемого Y чисел. Вход 31,…, 3n-1 разряда уменьшаемого числа X соединен с первым входом соответствующего сумматора 21,…, 2n-1, вход 3n знакового разряда уменьшаемого числа X соединен с первыми входами сумматоров 2n и 2n+1. Вход 41,…, 4n разряда вычитаемого числа Y соединен с входом соответствующего логического элемента НЕ 11,…, 1n. Выход логического элемента НЕ 11,…, 1n-1 соединен со вторым входом соответствующего сумматора 21,…, 2n-1, выход логического элемента НЕ 1n соединен со вторым входом сумматоров 1n,…, 2n+1. Шина логической «1» 5 соединена с входом переноса сумматора 21 младшего разряда, выход переноса сумматора 21,…, 2n соединен с входом переноса последующего сумматора 22,…, 2n+1. На выходах 61,…, 6n+1 сумматоров 21,…, 2n+1 представлено (n+1)-разрядное число S, полученное в результате вычитания. Выход 6n+1 является знаковым разрядом числа S. Для устранения переполнения предусмотрено увеличение числа S на один разряд по сравнению с числами X и Y, которое осуществляется за счет соединения входа 3n знакового разряда с первыми входами сумматоров 2n и 2n+1 и соединения выхода логического элемента НЕ 1n со вторыми входами сумматоров 2n и 2n+1.Inputs 3 n and 4 n are inputs of signed digits of decremented X and subtracted Y numbers. The input 3 1 , ..., 3 n-1 bits of the decreasing number X is connected to the first input of the corresponding adder 2 1 , ..., 2 n-1 , the input 3 n of the sign bit of the decreasing number X is connected to the first inputs of the adders 2 n and 2 n + 1 . The input 4 1 , ..., 4 n bits of the subtracted number Y is connected to the input of the corresponding logic element NOT 1 1 , ..., 1 n . The output of the logic element NOT 1 1 , ..., 1 n-1 is connected to the second input of the corresponding adder 2 1 , ..., 2 n-1 , the output of the logic element NOT 1 n is connected to the second input of the adders 1 n , ..., 2 n + 1 . Logical bus "1" 5 is connected to the transfer input of the adder 2 1 low order, the transfer output of the adder 2 1 , ..., 2 n is connected to the transfer input of the subsequent adder 2 2 , ..., 2 n + 1 . The outputs 6 1 , ..., 6 n + 1 of the adders 2 1 , ..., 2 n + 1 represent the (n + 1) -bit number S obtained by subtraction. The output 6 n + 1 is a sign bit of the number S. To eliminate overflow, an increase in the number S is provided by one bit compared to the numbers X and Y, which is achieved by connecting the input 3 n of the sign bit to the first inputs of the adders 2 n and 2 n + 1 and connecting the output of the logical element NOT 1 n to the second inputs of the adders 2 n and 2 n + 1 .
Рассмотрим работу устройства на примере (-7)-(-2)=(-5).Consider the operation of the device using the example (-7) - (- 2) = (- 5).
На входы 31,…, 34 устройства поступает выраженное в дополнительном коде уменьшаемое число (-7) (Х=1.001). На входы 41,…, 44 устройства поступает выраженное в дополнительном коде вычитаемое число (-2) (Y=1.110). Шина логической «1» 5 соединена с входом переноса сумматора 21 младшего разряда.The inputs 3 1 , ..., 3 4 of the device receives the reduced number expressed in the additional code (-7) (X = 1.001). Inputs 4 1 , ..., 4 4 of the device receives the subtracted number (-2) expressed in the additional code (Y = 1.110). The logical bus "1" 5 is connected to the transfer input of the adder 2 1 low order.
Состояние входов и выходов устройства для вычитания и входов и выходов входящих в него элементов приведено в таблице 1.The status of the inputs and outputs of the device for subtraction and the inputs and outputs of its constituent elements are given in table 1.
В результате на выходах сумматоров 25,…, 25 будет представлено выраженное в дополнительном коде число (-5) (S=1.1011), число разрядов которого увеличено на единицу по сравнению с числами Х и Y.As a result, at the outputs of adders 2 5 , ..., 2 5, the number (-5) (S = 1.1011) expressed in the additional code will be presented, the number of bits of which will be increased by one compared to the numbers X and Y.
Таким образом, устройство для вычитания обеспечивает выполнение операции вычитания для чисел, выраженных в дополнительном коде. При этом сокращается количество, наименование входящих в него элементов и связей между ними, что позволяет повысить его быстродействие, надежность и значительно упрощает устройство.Thus, the device for subtraction provides the operation of subtraction for numbers expressed in the additional code. This reduces the number, name of its constituent elements and the relationships between them, which improves its performance, reliability and greatly simplifies the device.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2011103505/08A RU2463644C1 (en) | 2011-02-02 | 2011-02-02 | Subtractor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2011103505/08A RU2463644C1 (en) | 2011-02-02 | 2011-02-02 | Subtractor |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2011103505A RU2011103505A (en) | 2012-08-10 |
RU2463644C1 true RU2463644C1 (en) | 2012-10-10 |
Family
ID=46849260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2011103505/08A RU2463644C1 (en) | 2011-02-02 | 2011-02-02 | Subtractor |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2463644C1 (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU1469503A1 (en) * | 1987-09-04 | 1989-03-30 | Предприятие П/Я А-3543 | Adder |
RU2042186C1 (en) * | 1992-08-28 | 1995-08-20 | Таганрогский государственный радиотехнический университет | Device for fuzzy computing |
US5905662A (en) * | 1996-09-13 | 1999-05-18 | Kabushiki Kaisha Toshiba | Digital processing system for binary addition/subtraction |
-
2011
- 2011-02-02 RU RU2011103505/08A patent/RU2463644C1/en active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU1469503A1 (en) * | 1987-09-04 | 1989-03-30 | Предприятие П/Я А-3543 | Adder |
RU2042186C1 (en) * | 1992-08-28 | 1995-08-20 | Таганрогский государственный радиотехнический университет | Device for fuzzy computing |
US5905662A (en) * | 1996-09-13 | 1999-05-18 | Kabushiki Kaisha Toshiba | Digital processing system for binary addition/subtraction |
Non-Patent Citations (1)
Title |
---|
КАРЦЕВ М.А. Арифметика цифровых машин. - М.: Наука, 1969, с.306, 308. * |
Also Published As
Publication number | Publication date |
---|---|
RU2011103505A (en) | 2012-08-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Kumar | Implementation and analysis of power, area and delay of array, Urdhva, Nikhilam Vedic multipliers | |
Daphni et al. | A review analysis of parallel prefix adders for better performnce in VLSI applications | |
Chandel et al. | Booth multiplier: Ease of multiplication | |
Bano | VLSI design of low power booth multiplier | |
Gandhi et al. | Comparative analysis for hardware circuit architecture of Wallace tree multiplier | |
Anitha et al. | A 32 bit mac unit design using vedic multiplier and reversible logic gate | |
Kulkarni | Comparison among different adders | |
Molahosseini et al. | A new five-moduli set for efficient hardware implementation of the reverse converter | |
Naik | Design of carry select adder for low-power and high speed VLSI applications | |
RU2463644C1 (en) | Subtractor | |
Potdukhe et al. | Design of high speed carry select adder using Brent Kung adder | |
Paldurai et al. | Implementation of MAC using area efficient and reduced delay vedic multiplier targeted at FPGA architectures | |
Saha et al. | 4: 2 and 5: 2 Decimal Compressors | |
Bokade et al. | CLA based 32-bit signed pipelined multiplier | |
Sivanantham | Design of low power floating point multiplier with reduced switching activity in deep submicron technology | |
Anagha et al. | Power and area efficient carry select adder | |
Karthik et al. | A high performance hardware based RNS-to-binary converter | |
Chervyakov et al. | The fast algorithm for number comparing in three-modular RNS | |
Kumar et al. | Performance Analysis of Different types of Adders for High Speed 32 bit Multiply and Accumulate Unit | |
Meshram et al. | Designed Implementation of Modified Area Efficient Enhanced Square Root Carry Select Adder | |
Basha et al. | Report on ripple carry adder power delay using Brent Kung (BK) adder | |
Thamaraiselvan et al. | A high speed cmos parallel counter using pipeline partitioning | |
RU2633142C1 (en) | Device for calculating function of √x2+y2 | |
Karthik et al. | Efficient reverse converters designs for RNS based digital signal processing systems | |
Naik et al. | Implementation of efficient CSLA using D-latch approach |