SU1462299A1 - Устройство дл выполнени преобразовани координат - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении специапизиро-, ванных ЭВМ. Целью изобретени   вл - етс  расширение области применени  . за счет выполнени  преобГ)азовани  в экспоненциальном масштабе. Устройство преобразует декартовые координаты в пол рные с компенсацией изменени  масштаба координат вектора и, . кроме того, позвол ет .вычисл ть функцию М Х.. Дл  этого в устройство , содержащее три регистра, три сумматора-вычитател , два сдвига- тел , первый блок пам ти, введены четвертый регистр, четвертый и п тый сумматоры-выч11татели, вычитатель, .второй блок пам ти, 1 ил. S

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано при построении специализированных ЭВМ.

В предпагаемом изобретении приводитс  техническое решение задачи преобразовани  декартовых координат в пол рные с одновременным умножением координат векторг на экспоненту, т.е. вычислени  вьфажений сдедукще-. го вида:

( А - arctg (Y/X) ,

где X,Y - декартовы координатыГабсцис- са и ордината) вектора;

М,А - пол рные координаты I модуль и аргумент) вектора;

Т - аргумент экспоненты.

При Т О выполн етс  преобразование декартовых координат в пол рные с компенсацией изменени  масштаба координат.

Целью изобретени   вл етс  расши- рение области применени  устройства за счет возможности преобразовани  в экспоненциальном масштабе.

На чертеже представлена блок-схема предлагаемого устройства дл  выполнени  преобразовани  координат.

Устройство дл  выполнени  преобразовани  координат содержит регистры 1-4, сумматоры-вычитатели 5-9,

а

1ч9 Ю

СО

со

вычитатель 10, сдвигатели II и 12, блоки 13 и 14 пам ти арктангенсов и логарифмов, тактовый вход 15, вход 16 номера итерации.

Введем следующие обозначегш , по сн юпще работу устройства: А,, В ордината и абсцисса вектора, повернтые на угол Сд; Од - переменна 

алх оритма, используема  дл  преобра аовани  аргумента экспоненты на л-о

шаге; ЕдС -1, + 1 - оператор направлени  изменени  аргумента вектор

; на л-ом шаге алгоритма; P -1 -ц ; оператор направлени  изменени  мо дул  вектора на л-ом иаге алгоритi ма; л - сквозной номер шага от нача:ла вычислений; к - номер выполн емой итерации; п - количество разр .дов в дробной части числа, количест: во выполн емых итераций; (п + 3) ; разр дность устройства, включа  два

; разр да в целой части шсла и знаковый .

Область определени  функций:

06(Y)1; 0 (Т) $ I. Области значений функций: 06/arctg(Y/X)/ ir/4}

е- /2 е. (

-и

Устройство реализует следующий алгоритм преобразовани  декартовых координат в пол рные.

Начальные услови :

S

(А,); (D, );

(1)

(2) (3)

(4)

(5) (6) (7) (8) arctg((l+P,- 2); (9)

.

„ A,.B,.2- j В.,- 2 +ЕЯ-А,- 2-%

Эд,, Бд-0,51п(,.

) (10)

где л 1,2s,,,.,2n

4 1)12 дл  нечетных л/2 дл  четных л

Результатыг

Чп+г

О,

03)

Sn + i

D.nv, .. , г г - (. t Y J

(X V)S

arctg (Y/X);

0

(14) (15) (16)

При Т О устройство выполн ет преобразование декартовых координат X и Y в пол рные

(/2.

и А arctg (Y/X)

без искажени  модул  вектора, а при Y О вычисл ет функцию М X. е , В исходном положении (см, блок 5 схему устройства) в регистрах наход тс  следующие данные:

в первом регистре 1 ордината вектора Y; во втором регистре 2 абсцисса вектора X; в третьем регистре 3 число 0 в четвертом регистре 4 аргумент экспоненты Т.

Таким образом, реализованы выражени  (1) - (4).

Устройство работает циклически.

25 На л-ом шаге на тактовый вход 15 устройства подаетс  синхросигнал, на вход номера итерации б устройства - номер К выполн емой итерации. При этом двум синхросигналам соответ0 ствует одно значение номера выполн емой итерации, т.е. используютс  двойные шаги итераций в соответствии с выражени ми (11) и (12), Под воздействием синхросигналов и номеров итераций в устройстве развиваетс  вычислительный процесс.

Под воздействием каждого синхросигнала реализуетс  един шаг алгоритма в соответствии с выражени ми (5) 0 (10).

Режимы работыf сложение или вычитание V третьего 7, четвертого 8, п того 9 сумматоров-вычитателей задает сигнал с выхода знакового разр д да первого регистра 1 - выражение (5). Режимы работы (сложение или вычитание ) первого 5 и второго 6 сумматоров-вычитателей задают сигнал с выхода знакового разр да четвертог го регистра 4. Этот же сигнал управл ет выбором соответствующей константы в блоках 13 и 14 пам ти - выражение (6). В соответствии с номером выполн емой итерации в первом 11 и втором 12 сдвигател х выполн етс  сдвиг дыдущих значений соответственно ординаты Ад и абсциссы Вд вектора на К разр дов вправо, т.е. на выходах

0

5

первого 11 н второго 12 сдвигателей формируютс  величины соответственно Ад . и БД- 2. Предыдущее значение ординаты вектора Ад, ее приращени  и Вд- поступают соответственно из первого регистра 1 , первого 11 и второго 12 сдвигателей в цепь, состо щую из первого 5 и четвертого 8 сумматоров-вычитателей, в резульате в четвертом сумматоре- вычитателе 8 формируетс  новое значение ординаты вектора А,., , которое фиксируетс  в первом регистре 1 - выражение 7), Предыдущее значение абсциссы вектора В, ее приращени  и 2 поступают соответственно из второго регистра 2, второго 12 и пер вого 11 сдвигателей в цепь, состо щую из второго 6 и п того 9 сумматоров-вычитателей, в результате в п том сумматоре-вычитателе 9 формируетс  иовое значение абсциссы вектора которое фиксируетс  во втором регистре 2 - выражение (8)

Предыдущее значение аргумента вектора Сл и арктангенсна  константа arctg ( (1 4- Р. 2) поступают соответственно из третьего регистра 3 и блока 13 пам ти арктангенсов в третий сумматор-вычитатель 7, где формируетс  новое значение аргумента вектора Сд.,, которое фиксируетс  в третьем регистре 3 - выражение (9).

Предыдущее значение преобразованного аргумента D экспоненты и логарифмическа  константа 0,5 In (1 + + 2 + ) поступают соответственно из четвертого регистра 4 и блока 14 пам ти логарифмов в вычи- татель 10, где формируетс  новое значение преобразованного аргумента Вд экспоненты, которое фиксируетс  в четвертом регистре 4 .- выражение (10).

Все итерационные шаги выполн ютс  в устрсйстве аналогично рассмотренному .

После выполнени  п итераций с двойными шагами в регистрах зафиксированы следующие результаты: в первом регистре 1 А, 0; во втором регистре 2 , & (хЧу) 1/2; в третьем регистре 3 С„, arctg(Y/X) ; в четвёртом регистре 4 Din., О.

Таким образом, реализованы вьфа- жени  (13) - (16).

622996

Claims (1)

1. Формула изобретенй  

   Устройство дл  выполнени  преобра- зовани  координат , содержащее три i регистра, три сумматора-вычитател , два сдвигател  и блок пам ти арктангенсов , причем выходы первого и второго регистров соединены с информа- 10 ционными входами соответственно первого и второго сдвигателей, входы первого операнда первого и второго сумматоров-вычитателей соединены с выходами соответственно первого и 5 второго регистров, тактовьш вход устройства соединен с входами синхронизации первого, второго и третьего регистров и с входом разрешени  чтени  блока пам ти арктангенсов, вход но 20 мера итерации устройства соединен с входами сдвига первого и второго сдвигателей и с первыми адресными входами блока пам ти арктангенсов, выход знакового разр да первого 25 регистра соединен с входом кода oner рации третьего сумматора-вычитател , вход первого операнда которого соединен с выходок блока пам ти арктангенсов , вход второго операнда . 30 третьего сумматора-вычитател  соединен с выходом третьего регистра, выход третьего сумматора-вычитател  .соединен с информационным входом третьего регистра отлич ающе- е с   тем, что, с целью расширени  области применени  за счет возможности преобразовани  в экспоненциальном масщтабе, в него введены четвертый регистр, четвертый и п тый Q сумматоры-вычнтатели, вычитатель и . блок пам ти логарифмов, выход которого соединен с входом вычитаемого вы- читател , вход уменьшаемого которого соединен с выходом четвертого ре- дс гистра, выход вычитател  соединен с информационным входом четвертого ре- , гистра, выходы первого и второго сумматоров-вычитателей соединены с входами первого операнда соответст- CQ венно четвертого и п того сумматоров-вычитателей , выходы которых соединены с информшщонными входами соответственно первого и второго регистров , выход первого сдвигател  соединен с входами второго операн55

   да первого и п того сумматоров-вычитателей , выход второго сдвигател  соединен с входами второго операнда второго и четвертого сумматороввычитателей тактовый вход устройства соединен с входом синхронизации четвертого регистра и входом разрешени  чтени  блока пам ти логариф- / нов, вход номера итерации устройства соединен с первым адресным входом блока пам ти логарифмов, выход знакового разр да первого регистра соединен с входами кода операции четвертого и п того сумматоров-вычитателей выход знакового разр да четвертого регистра соединен с входами кода операции первого и второго сумматоров-вычитателей и вторыми адресными входами блока пам ти арктангенсов и блока пам ти логарифмов.