SU1716506A1 - Преобразователь логарифмического кода в двоичный код - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении универсальных и специализи- рованных цифровых вычислительных машин . Целью изобретени   вл етс  упрощение устройства и повышение его стродействи . Цель достигаетс  тем, что в устройство, содержащее посто нное запо- минакщее устройство 6, умножитель 8, сумматор 7, сдвйгатель 9, группу элементов И 11, ввод тс  группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10 и элемент НЕ 12. В результате устройство упрощаетс  и быстродействие его повышаетс . 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных машинах при обработке радиолокационных сигналов, дл  решени  задач распознавани  и т.д.5

Известны устройства дл  потенцировани . Потенцирование может производитьс  в последовательных кодах (см.. например, авт. св. №538366)

Такое устройство содержит три регист- 10 ра, два сумматора-вычитател , блок опредеени  знака, блок анализа сходимости, блок сброса, блок повторени  итераций, устройство управлени , элементы И,

Недостатком такого устройства  вл ет- 15 с  малое быстродействие и большой расход оборудовани .

Более быстродействующим  вл етс  ус- тройство по авт. св. № 662937. Это устройтво содержит три регистра, два сумматора, 20 двигатель, два коммутатора, триггер, шифратор , элементы И, ИЛИ.

Недостатком этого устройства  вл етс  малое быстродействие и большой расход оборудовани .25

Еще большим быстродействием облаает матричное устройство дл  потенцировани  (см. авт. ев, N 1024911). Такое устройтво содержит п сумматоров-вычитателей и п матриц элементов И, Недостатком этого 30 стройства  вл етс  большой расход оборуовани .

Наиболее близким по технической сущности к за вл емому устройству  вл етс  35 стройство по авт, св. № 631924. Это устройство содержит посто нное запоминающее устройство (ПЗУ), оперативную пам ть (ОП), множитель, регистр, блок маскировани , блок выделени  младшей зоны, блок опре- 40 елени  нулевых значений аргумента, блок управлени , причем вход устройства через регистр и блок масштабировани  соединен с входами блока выделени  младшей зоны, ПЗУ и блока определени  нулевых значений 45 аргумента, блок управлени , причем вход устройства через регистр и блок масштабировани  соединен с входами блока выделени  младшей зоны, ПЗУ и блока определени  нулевых значений аргумента, 50 выходы последнего соединены с входами блока управлени , выходы ПЗУ и блока выделени  младшей зоны соединены с входами ОП, входы-выходы умножител  соединены с входами-выходами ОП и блока уп- 55 равлени , выход ОП  вл етс  выходом устройства .

Недостатком этого устройства  вл етс  большой расход оборудовани . ..

Целью изобретени   вл етс  упрощение устройства и повышение его быстродействи .

Цель достигаетс  тем, что в устройство, содержащее посто нное запоминающее устройство , умножитель, сумматор, сдвигатель , группу элементов И, введены группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ, причем перва  группа входов устройства соединена с входами ПЗУ, втора  группа входов устройства соединена с первой группой входов умножител , треть  группа входов устройства соединена с первой группой входов сдвигател , четвертый вход устройства соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом устройства, п тый вход устройства через элемент НЕ соединен с первыми входами элементов И, перва  группа выходов ПЗУ соединена с первыми входами сумматора, втора  группа выходов. ПЗУ соединена с вторыми входами умножител ; выходы умножител  соединены с вторыми входами сумматора, выходы сумматора через сдвигатель и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с вторыми входами элементов И, выходы последних  вл ютс  второй группой выходов устройства ..: ..-...

Предлагаемое устройство по сравнению с прототипом имеет отличительные существенные признаки - решение отвечает критерию новизна, а по сравнению с аналогами отвечает критерию существенные отличи . Предлагаемое устройство позвол ет существенно экономичнее реализовать преобразование логарифмического кода в двоичный. Быстродействие устройства при этом не уменьшаетс , значит, достигаетс  положительный эффект.

Схема устройства приведена на чертеже , где показаны входы 1-5 устройства, ПЗУ 6, сумматор 7, умножитель 8, сдвигатель 9, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10, элементы И 11, элемент НЕ 12, выходы 13. 14 устройства.

Логарифмический код некоторого числа имеет следующий формат: sign, z, К1, К2, где в однобитовом поле sign записываетс  знак числа а; ...

в однобитовом поле z записываетс  код 1,еслиа 0; .

в n-разр дном поле К2 записываетс  дробна  часть logaja |в обратном коде:

в поле К1. имеющем logan v разр дов, записываетс  цела  часть toga la l .

При такой структуре кода число а | а I 1 записываетс  как и в обычном двоичном коде с точностью . При имеем К , К2в.15 и логический код

содержит 21 разр д. Знак loga lal всегда отрицателен и поэтому не записываетс . На входы 1, 2 поступают разр ды z и sign логарифмического кода соответственно . На входы 3 поступают разр ды К1. На 5 входы 4 поступают старшие разр ды пол  К2 (К2ст) и на входы 5 - младшие К2мл. Старшие разр ды К2 с входов 4 поступают на адресные входы ПЗУ 6. С первой групп выходов ПЗУ 6 считываетс  значение 10 2 ст, которое проходит на первые входы сумматора 7. С второй группы выходов ПЗУ 6 считываетс  производна  (2 ) при , котора  поступает на входы умножител  8. На вторые входы умножител  8 с входов 5 15

поступает К2мл. Выходы умножител  соедин ютс  с второй группой входов сумматора 7. Выходы сумматора 7 через сдвигатель 9 и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10 соедин ютс  q входами группы элементов И 11. 20 По вторым входам элементы И 11 управл - .ютс  инверсией сигнала z, формируемой в элементе.НЕ 12. С выходов 13 считываютс  значащие разр ды обратного кода числа а, с выхода 14-его знак.25

Рассмотрим работу устройства.

Двоичный код модул  числа а равен

la| 2 К1 К2 2 К1.2°-К2 2 К1( К2ст+ +()1 (-0,К2мл))

С первых выходов ПЗУ 6 считываетс  значение 2 ° К2ст, с вторых - ()1. В умножителе 8 формируетс  произведение (2 к)1, (-О.К2МЛ). Значени  2 ак2ст и (2 к)1 (-0, К2мл) поступают на входы сумматора 7. Умножение полученной суммы на 2 производитс  в сдвигателе 9. Так как К1 - целое число то умножение на 2:К1 равносильно арифмети1- ческоМу сдвигу на К1 разр дов в сторону младших разр дов. В элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 10 формируетс  обратный код числа а. Если а 0(), сформированные значащие разр ды обратного кода чис- ла а проход т на выход 13. Если , на выходах 13 код 0. Преобразователи лога- рифмического кода в двоичный в насто щее врем  промышленностью не выпускаютс , поэтому за базовый объект возьмем пррто- тип.

Сравним базовый объект и предлагаемое устройство по быстродействию. В базо- вом объекте аргумент х записываетс  в регистр. Аргумент делитс  на младшую и старшую части. Определ етс  число нуле еых значений аргумента и по ним - число необходимых итераций. В худшем случае (при х, близком к единице) потребуетс  вы 5 10 15

20 25

30

35 40 45 50

55 полнить восемь операций умножени . В предлагаемом устройстве понадобитс  только одна операци  умножени . Следовательно , быстродействие предлагаемого устройства примерно в 4 раза выше, чем у базового объекта.

Сравним базовый объект и предлагаемое устройство по расходу оборудовани , И базовый объект и предлагаемое устройство содержит ПЗУ и умножитель. Так как базовый объект позвол ет работать лишь с О I X I 1 , то дл  обеспечени  преобразовани  логарифмического кода в него необходимо ввести сдвигатель. Базовый объект позвол ет формировать только положительные числа, дл  формировани  обратного кода числа а 0 в него необходимо ввести элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и И. Поскольку сумматор 7 в предлагаемом устройстве требует существенно меньшего расхода оборудовани , чем регистр в базо- t вом объекте, блок маскировани , блок определени  нулевых значений аргумента, блок выделени  младшей зоны, блок управлени , оперативна  пам ть базового объекта, то предлагаемое устройство окажетс  сущест- венно экономичнее базового объекта.

Claims (1)

1. Формула изобретен и   Преобразователь логарифмического кода в двоичный код, содержащий блок пам ти , умножитель, сумматор, сдвигатель и группу элементов И, о т л и ч а ю щи и с   тем, что, с целью упрощени  устройства и повышени  быстродействи , он содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ, причем вход старших разр дов дробной части аргумента преобразовател  соединен с адресным входом блока пам ти, первыми второй выходы которого соединены соответственно с входом первого слагаемого сумматора и входом первого сомножител  умножител , вход второго сомножител  которого соединен с входом младших разр дов дробной части аргумента , вход целой части аргумента которого соединен с управл ющим входом сдвигател , информационный вход которого соединен с выходом сумматора, вход второго слагаемого которого соединен с выходом умножи- тел , разр дные выходы сдвигател  соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы и выходы которых соединены соответственно с входом знака числа устройства и первыми входами соответствующих элементов И группы, вторые входы которых через элемент НЕ соединены с входом признака нулевого аргумента уст717165068

   ройства, выходы элементов И группы соеди- выход знака которого соединен с входом йены с выходом кода результата устройства, знака числа устройства.