SU1145341A1 - Устройство дл вычислени зависимости @ - Google Patents
Устройство дл вычислени зависимости @ Download PDFInfo
- Publication number
- SU1145341A1 SU1145341A1 SU833668558A SU3668558A SU1145341A1 SU 1145341 A1 SU1145341 A1 SU 1145341A1 SU 833668558 A SU833668558 A SU 833668558A SU 3668558 A SU3668558 A SU 3668558A SU 1145341 A1 SU1145341 A1 SU 1145341A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- information input
- adder
- switch
- subtractor
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
- Logic Circuits (AREA)
Abstract
УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЗАВИСИМОСТИ у х2+х2+х2 , содержащее первьй и второй сумматоры, первый и второй коммутаторы и первую и вторую схемы сравнени , причем выход первой схемы сравнени соединен с входом управлени первого коммутатора, о тличающеес тем, что, с целью сокращени аппаратурных затрат, в него введены первый и второй вычитатели и узел сортировки, первый, второй и третий информационные входы которого соединены соответственно с первым, BToptJM и третьем входами данных устройства, выход большого аргумента узла сортировки подключён к первому информационному входу первого коммутатора и первого вычитател , выход первого вычитател соединен с первым информационным входом первого сумматора, выход большого аргумента узла сортировки подключен к второму информационному входу первого вычитател и первому информационному входу первой схемы сравнени со сдвигом на три разр да в сторону младших разр дов , выход среднего аргумента узла сортировки соединен с вторым информа- ционным входом первого сумматора и первой схемы сравнени со сдвигом на один разр д в сторону младших разр дов , второй информационный вход первого коммутатора соединен с выходом первого сумматора, выход меньшего аргумента узла сортировки соединен с первым информационным входом второго сумматора и в,торой схемы сравнени со сдвигом на один разр д в сторону младших разр дов, выход первого сумматора подключен первым информащ онным входом второго вычитател и втогрого коммутатора, выход второго коммутатора соединен с выходом результата устройства, разр дные выходы первого коммутатора подключены к вторым информационным входам второго вычитасл тел и второй схемы сравнени со 00 сдвигом на три разр да в сторону 4 младших разр дов, выход второго вычитател соединен с вторым информационным входом второго сумматора, управл ющий вход которого соединен с вы- . ходом второй схемы сравнени .
Description
Изобретение относитс к вычислительной технике и может использоватьс в специализированных вычислительных устройствах дл оперативного вы- . числени корн квадратного из суммьг ; квадратов трех чисел. Известно устройство дл вычислени функции , содержащее регистр первого операнда, два счетчика пор дка, блок управлени и дешифратор , входы которого подключены к разр дным вькодам первого счетчика пор дка, а выход - к разр дным входам счетчика второго операнда, выход переполнени которого подключен к входу первого счетчика пор дка О 3 Недостатками этого устройства вл ютс ограниченные функциональные вЬзможности - вычисл етс корень квадратный только суммы двух чисел, и относительно низкое быстродействие Наиболее близким по технической сущности к предлагаемому вл етс устройство дл вычислени функции , содержащее три схемы срав нени , два коммутатора, два сумматора , шесть сдвигателей и элемент И, причем входы аргументов подключены к входам двух коммутаторов, а к четьфем входам четьфех сдвигателей ПОДключены четыре входа задани посто .нной величины сдвига 2. Недостатком известного устройства вл ютс большие аппаратурные затраты . Цель изобретени - сокращение аппаратурных затрат. Поставленна цель достигаетс тем, что в устройстве дл вычислени зависимости +х|+х| , содержащее первый и второй сумматоры, первьй и второй коммутаторы, и первую и вторую схемы сравнени , причем выход первой схемы сравнени соединен со входами управлени первого коммутатора , введены первый и второй вычитатели и узел сортировки, первый, второй и третий информационные входы которого соединены соответственно с первым, вторым и третьим входами данных устройства, выход большего аргумента узла сортировки подключен к первому информационному входу первого коммутатора и первого вычитател , выход первого вычитател соединен с первьм информационным входом первого сз мматора, выход большего аргумента узла сортировки к второму информационному входу первого вычита1U 12 тел и первому информационному входу первой схеьы сравнени со сдвигом на три разр да в сторону младших разр дов , выход среднего аргумента узла сортировки соединен со вторым информационным входом первого сумматора и первой схемы сравнени со сдвигом на один разр д в сторону младших разр дов , второй И1формационный вход первого коммутатора соединен с выходом первого сумматора, выходы меньшего аргумента узла сортировки соединен с первым информационным входом второго сумматора и второй схемы сравнени со сдвигом на один разр д в сторону младших разр дов, выход первого коммутатора, подключен к первым информационным входам второго вычитател и второго коммутатора, выход второго коммутатора соединен с выходом результата устройства, разр дные выходы первого коммутатора подключены ко вторым информационным входам второго вьиитател и второй схемы сравнени со сдвигом на три разр да в сторону младших разр дов, выход вычитател соединен со вторым информационным входом второго сумматора , вькод которого подключен ко второму информационному входу второго коммутатора, управл к ций вход которого соединен с выходом второй схемы сравнени . Зависимость у 1х|+х|4-х| представл етс в виде (у2+х и вычисление разбиваетс на два этапа у тах , g -( условии Х,. На чертеже приведена функциональна схема устройства. Устройство содержит узла 1 сортировки , первьй 2 и второй 3 вычитатели , первый 4 и второй 5 сумматоры, первую б и вторую 7 схемы сравнени , первый 8 и второй 9 коммутаторы, первый , второй и третий входы данных 10, 11 и 12 устройства, выход 13 результата устройства. .Устройство работает следующим образом . На входы 10, 11, 12 устройства и соответственно на входы узла 1 сортировки поступают числа. 3114 На выходе узла 1 на первом выходе получаем ху, на втором Х2., на третьем Xj, при условии, что , т.е. на первом выходе - большее число , на третьем - самое меньшее. С первого выхода узла 1 сортировки число х поступает на первые входы первого вычитател , на вторые вхо ды первого вычитател поступает чис- ло х;,, сдвинутое на три разр да в сторону мпадших разр дов, т.е. 1/8 X . На первом вычитателе 2 получаем 4 а i а 1- с выхода первого вы читател 2 число 7/8 х поступает на первые входы первого сумматора 4, на вторые входы которого поступает число X , сдвинутое на единицу в сто рону младших разр дов, т.е. 1/2 xj. На выходе первого сумматора 4 получа ем s Одновременно на перО it вой схеме 6 сравнени сравниваютс значвии 1/8 х и 1/2 х. Если 1/2xj, t /8 схемы 6 сравнени вьфабатывает сигнал управлени коммутатором 8 который открывает первые входы первого коммутатора 8, т.е. на его выходе получаем значение . Если 1/2 х, сигнал управлени не вырабатываетс и на выходе первого коммутатора 8 получаем у g |х,(+ 2 Вторые вычитатели 3, сумматор 5, схемы 7 сравнени и коммутатор 9 работают аналогичным образом, i.e. на выходе второго вычитател .3 у - - у - у , на выходе второго сум:8 о матора 5 получаем 7/8 у,+1/2 j х, , на выходе второго коммутатора 9 полуГ У1 |у,||х,|. чаем Ошибка вычислени промежуточного результата равна а обща ошибка вычислени у 2 - . Расчет ошибок произведен на ЭВМ М-4030. Применение предлагаемого устройства вместо устройства - прототипа позволило существенно уменьшить аппаратурные затраты, примерно в 1,5 раза. Креме того, такой принцип построени устройства позвол ет вычисл ть зависимость типа +х|+,...,+х с ошибкой вычислени 43(п-1)% и минимальными аппаратурными затратами.
(Пз-1)
а
Claims (1)
- УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЗАВИСИМОСТИ у=^х* +х*+х| , содержащее первый и второй сумматоры, первый й второй коммутаторы и первую и вторую схемы сравнения, причем выход первой схемы сравнения соединен с входом управления первого коммутатора, о т— пинающееся тем, что, с целью сокращения аппаратурных затрат, в него введены первый и второй вычитатели и узел сортировки, первый, второй и третий информационные входы которого соединены соответственно с первым, вторым и третьем входами данных устройства, выход большого аргумента узла сортировки подключен к первому информационному входу первого коммутатора и первого вычитателя, выход первого вычитателя соединен с первым информационным входом первого^ сумматора, выход большого аргумента узла сортировки подключен к второму информационному входу первого вычитателя и первому информационному входу первой схемы сравнения ср сдвигом на три разряда в сторону младших разрядов, выход среднего аргумента узла сортировки соединен с вторым информационным входом первого сумматора и первой схемы сравнения со сдвигом на один разряд в сторону младших разрядов, второй информационный вход первого коммутатора соединен с выходом первого сумматора, выход меньшего ар гумента узла сортировки соединен с первым информационным входом второго сумматора и в.торой схемы сравнения со сдвигом на один разряд в сторону младших разрядов, выход первого сумматора подключен первым информационным входом второго вычитателя и вто-.. рого коммутатора, выход второго ком- мутатора соединен с выходом результата устройства, разрядные выходы пер вого коммутатора подключены к вторым информационным входам второго вычитателя и второй схемы сравнения со сдвигом на три разряда в сторону младших разрядов, выход второго вычитателя соединен с вторым информационным входом второго сумматора, управляющий вход которого соединен с вы- . ходом второй схемы сравнения.,1145341
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833668558A SU1145341A1 (ru) | 1983-11-30 | 1983-11-30 | Устройство дл вычислени зависимости @ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833668558A SU1145341A1 (ru) | 1983-11-30 | 1983-11-30 | Устройство дл вычислени зависимости @ |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1145341A1 true SU1145341A1 (ru) | 1985-03-15 |
Family
ID=21091374
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833668558A SU1145341A1 (ru) | 1983-11-30 | 1983-11-30 | Устройство дл вычислени зависимости @ |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1145341A1 (ru) |
-
1983
- 1983-11-30 SU SU833668558A patent/SU1145341A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР № 752332, кл. G 06 F 7/552, 1979. 2. Авторское свидетельство СССР № 1010621, кл. G 06 F 7/552, 1981 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4785421A (en) | Normalizing circuit | |
US4675809A (en) | Data processing system for floating point data having a variable length exponent part | |
US5508948A (en) | Numeric representation converting apparatus and vector processor unit such apparatus | |
JPH07113886B2 (ja) | 演算回路 | |
JPS63102510A (ja) | 排他的orゲートおよび/または排他的norゲートを構成する組合せ回路 | |
JPS595349A (ja) | 加算器 | |
US5726926A (en) | Shifter for shifting floating point number utilizing arithmetic operation of redundant binary number, and adder containing the same | |
EP0068109B1 (en) | Arithmetic and logic unit processor chips | |
US5363322A (en) | Data processor with an integer multiplication function on a fractional multiplier | |
SU1145341A1 (ru) | Устройство дл вычислени зависимости @ | |
EP0543024B1 (en) | Divider | |
JPH0346024A (ja) | 浮動小数点演算器 | |
US4254471A (en) | Binary adder circuit | |
RU2015537C1 (ru) | Умножитель на два по модулю | |
Stouraitis et al. | Hybrid signed digit logarithmic number system processor | |
SU1070544A1 (ru) | Устройство дл приближенного вычислени модул комплексного числа | |
Hanyu et al. | Asynchronous multiple-valued VLSI system based on dual-rail current-mode differential logic | |
SU1401449A1 (ru) | Коммутационна сеть | |
SU932484A1 (ru) | Устройство дл сравнени чисел | |
RU2054709C1 (ru) | Устройство для умножения чисел в позиционном коде | |
SU1160403A1 (ru) | Устройство дл извлечени квадратного корн | |
SU989556A1 (ru) | Вычислительное устройство | |
SU813414A2 (ru) | Цифровое устройство дл логарифми-РОВАНи дВОичНыХ чиСЕл | |
SU1119006A1 (ru) | Устройство дл делени чисел | |
SU1578709A2 (ru) | Устройство дл суммировани двоичных чисел |