SU1443147A1 - Фазовый синхронизатор - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано дл  формировани  сигнала синхронизации вычислительных систем, функционирующих в асинхронном режиме. Цель изобретени  - повьппение точности фазовой подстройки - достигаетс  за счет повьшени  (практически на один пор док) быстродействи . Устройство содержит блок 1 задержки, состо щий из п-1 злементов задержки, шину 2 тактового сигнала, группу 3 D- триггеров, шину 4 синхронизации, п- канальный коммутатор 5 и выходную ну 6. Положительный эффект заключаетс  в том, что построение схемы последовательно по цепи триггеров не на- кладьюает принципиальных ограничений на временные рассто ни  меаду фазами. Это повыгаает надежность синхронизации ЭВМ и измерительных систем за ., , счет повьш1ени  точности фазовой син- . хронизации. 2 ил. (Л

Description

I-л

Изобретение относитс  к импульсной технике и может быть использовано дл  формировани  сигнала синхронизации вычислительных и измерительных систем, функционирующих в асинхронном режиме.

Цель изобретени  - повышение точности фазовой синхронизации за счет повышени  (практически на пор док) быстродействи .

На фиг.1 приведена электрическа  структурна  схема синхронизатора; на фиг.2 - временные диаграммы, пЬ сн - кицие его работу.

Фазовый синхронизатор содержит блок 1 задержки состо ощй из (п-1)- го элемента задержки. Вход блока 1 задержки соединен с шиной 2 тактового сигнала, S-выходы каждого из п- триггеров D-типа группы 3 соединены с шиной 4 синхросигнала. Выход п-ка- нального коммутатора 5 соединен с выходной шиной 6.Информационный вход каждого канала п-канального коммута- тора 5 соединен с С-входом соответствующего триггера группы 3, при этом С-вход первого триггера группы 3 соединен с входом блока 1 задержки, выходы элементов задержки которого соединены с С-входами соответственно, начина  с второго, триггеров из группы 3.Управл ющие входы каждого из каналов п-канального коммутатора 5 соединены с инверсными выходами соответствующих триггеров и с пр мым выхо,- дом и D-ВХОДОМ предьщущего триггера группы 3, при этом инверсньй выход первого триггера соединен с пр мым выходом и с D-ВХОДОМ п-го триггера группы 3.

Синхронизатор работает следующим образом.

До момента фазовой синхронизации все триггеры группы 3 по S-входу удерживаютс  в единичном состо нии. При этом на их инверсных выходах поддерживаетс  уровень Лог.о, 1 оторый не пропускает на шину 6 через коммутатор 5 ни одну из фаз тактового сигнала , образованны блоком 1.

В момент синхронизации t (фиг.2) удерживающий сигнал снимаетс  с S- входов триггеров (фиг.2а). Предполо- жим что сигналы фаз Ф ,, , Ф;, Ф ,, , приход щие на С-входы соответствующих триггеров, расположены относительно момента синхронизации t (Фиг.26,

г). Под воздействием рабочих фронтов фаз Ф|, , соответствующие триггеры последовательно переключаютс  в состо ние Лог.О (фиг.2д и е). Далее переключаютс  остальнъш триггеры. В состо нии Лог.1 остаетс  лишь (1-1)-й триггер .(Фиг.2ж), поскольку на его D-входе от сигнала Q ,4i Q; (фиг,2з) поддерживаетс  уровень Лог. 1. Этот же сигнал пропускает через коммутатор 5 на шину 6 фазу Ф; (фиг.2и рабочийфронт которой наиболее близок к моменту синхронизации t,.

По сравнению с известным фазовым синхронизатором предлагаемый обладает большей по времени точностью фазовой синхронизации. Так в известном устройстве , реализованном на триггерах серии К500, мин1-1мально допустимое временное рассто ние между соседними фазами синхросигнала составл ет около 2 НС. В предлагаемом синхронизаторе минимальное рассто ние между соседш ми фазами определ етс  эффектами второго пор дка малости, оно, в частности, сравнимо с разбросом времени переключени  триггеров фиксирующей цепи, ко- торьш дл  триггеров указанной серии не превышает ut, 0,2 не.

Claims (1)

1. Формула изобретени 

   Фазовый синхронизатор, содержащий группу из п триггеров D-типа,блок задержки, состо щий из (n-l)-ro последовательно соединенного элемента задержки, п-канальный коммутатор, выход KOTOjioro соединен с выходной шиной , информационный вход первого канала - с шиной тактового сигнала и с входом блока задержки, выходы элементов задержки которого соединены с информационными входами, начина  с второго канала, п-канального коммутатора и ,шину синхросигнала, отличаю- щ и и с   тем,, что, с целью повьпие- ни  точности фазовой синхронизации, S-входы каждого из п-триггеров соединены с шиной синхросигнала, С-входы каждого из п триггеров соединены с информационными входами соответствуют щих каналов п-канального коммутатора, управл ющие входы которых соединены с инверсными выходом соответствующего триггера, с пр мым выходом и с D-BXO- дом предыдущего триггера, при этом пр мой выход и В-вход п-го триггера соединены с инверсным выходом первого триггера.