SU421132A1 - Делитель с переменным коэффициентомделения - Google Patents
Делитель с переменным коэффициентомделенияInfo
- Publication number
- SU421132A1 SU421132A1 SU1798404A SU1798404A SU421132A1 SU 421132 A1 SU421132 A1 SU 421132A1 SU 1798404 A SU1798404 A SU 1798404A SU 1798404 A SU1798404 A SU 1798404A SU 421132 A1 SU421132 A1 SU 421132A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- circuit
- counter
- output
- input
- divider
- Prior art date
Links
Description
1
Изобретение относитс к радиотехнике и может быть использовано в схемах фазовой автоподстройки систем стабилизации дискретных частот цифровых синтезаторов частоты.
Известный делитель с переменным коэффициентом делени , содержащий счетчик с посто нным коэффициентом пересчета и первый счетчик с переменным коэффициентом пересчета с первой схемой установки, входы которых через схемы совпадени св заны с источником входного сигнала и с выходам.и триггера коммутации, обладает низким быстродействием .
Цель изобретени - повып1е.ние быстродействи делител .
Дл этого в делитель введены триггер управлени , инвертор, четыре логических схемы «И, схема «ИЛИ и второй счетч.ик с переменным коэффициентом пересчета и со второй схемой установки, вход которого подключен к выходу счетчика с лосто иным коэффициентом пересчета через первую схему «И, второй вход которой соединен с одним выходом триггера управлени , один вход которого подключен к выходу второго счетчика, а второй выход св за.н со входами второй и третьей схем «И, вторые входы которых соединены с выходом счетчика с посто нным коэффициентом пересчета, и со входом четвертой схемы «И, другой вход кото-рой через
схему «ИЛИ нодключен к выходу первого счетчика с неременным коэффициентом пересчета и к выходу третьей с.хемы «И, третий вход которой соединен с одним из выходов первой схемы установки, который через инвертор св зан с третьим входом второй схемы «И, выход которой подключен к одному входу триггера коммутации, причем вторые входы триггеров управлени и коммутации
подключены к выходу четвертой схемы «И. На чертеже представлена блок-схема предлагаемого делител .
Делитель содержит счетчик 1 с посто нным коэффициентом пересчета, первый счетчик 2 с
переменным коэффициентом пересчета с первой схемой 3 установки, входы которых через схемы 4 н 5 совпадени св заны с нсточником входного сигнала (клемма 6) и с выходами триггера 7 коммутации. В схеме имеютс также триггер 8 унравлени , инвертор 9, логические схемы «И 10-13, схема «ИЛИ 14, второй счетчик 15 с переменным коэффициентом пересчета н со второй схемой 16 установки. Вход счетчика 15 соединен с выходом счетчика 1 через схему «И 10, второй вход которой соединен с одним из вы.ходов триггера 8 унравлени . Один вход носледнего подсоединен .к выходу счетчика 15, а второй выход св зан со входами схем «И 12 н 11. Вторые входы схем «И 12 и 11 соединены с выходом
счетчика 1 с посто нным КоЭ|ффициентом пересчета и со входом схемы «И iS. Другой вход схемы «И 13 через схему «ИЛИ 14 подключен к выходу счетчика 2 и к выходу схемы «И :12, третий вход которой соединен с одним из выходов схемы 3 установки, который через инвертор 9 св зан с третьи м входом схемы «И 11, выход которой подключен к одному входу триггера 7 коммутации. Вторые входы триггеров 7 и i8 подсоединены к выходу схемы «И 13.
Делитель работает следующим образом.
Импульсы с частотой следовани /вх через схему 4 совпадени поступают на вход счетчика 1, имеюи1,его коэффициент пересчета AI. С выхода счетчика 1 импульсы уже с ча.стотой следовани /nx/Ai через схему «И 10 поступают на вход счетчика 45, у которого с помощью схемы 16 установки коэффициент пересчета Л2 устанавливаетс ,на единицу .меньше , чем цела часть частного от делени требуемого коэффициента делени делител (Л/д) на коэффициент пересчета счетчика 1;
/V, .. л,
1.
После по влени импульса на выходе счетчИКа 15 производитс еще один цикл подсчета входных импульсов счетчиком 1. За это врем и.мнульс с выхода счетчика, ,15 переводит триггер в из состо ни «О в состо ние при этом сигнал разрешени подаетс на один из ВХОДОВ схем .«И , и снимает,с с выхода схемы «И 10, а также осуществл етс уста,новка счетчика 15 в необходимое исходное состо ние с .помощью схемы 16 установки.
В случае, когда Л/д пе кратен NI, первый после по влени выходного мпульса счетчика 15 импульс на выходе счетчика 1 через схему «И il 1 устанавливает триггер 7 в состо ние «1. Триггер 7 должен обладать максимальным быстродействием, чтобы до прихода очередного входного импульса перекоммутировать схемы 4 и 5 совпадени и переключить входные импульсы со входа счетчика I на вход счетчика 2.
Счетчи-к 2 производит только досчет количества импульсов, рав.пых остатку от делени //д/yVi, поэто.му коэффициент пересчета счетчика 2 устанавливаетс схемой 3 устаиовки в пределах от 1 до (). Имлульсы с выхода счетчика 2 через схемы «И l3 и «ИЛИ 14 проход т на выход делител (клемму 17) и одновременно перевод т триггеры 7 и 8 в состо ние при этом входные импульсы через схему 4 -совпадени начнут поступать на вход счетчика Л, а его выход через схему «И 10 подключаетс ко входу счетчика 15. Далее начинаетс новый цикл работы делител , причем установку необходимого коэффициента пересчета счетчика 2 можно производить за врем заполнени счетчика ilS.
При кратных коэффициентах Л/д и NI остаток от их делени равен нулю, поэто.му сигнал на выходе делител должен быть сразу же носле по влени импульса на выходе счетчика 1 npHi наличии на выходе счетчика 15 сигнала разрешени . При этом не срабатывает
триггер 7, поскольку с нулевого выхода схемы 3 установки чеерз инвертор 9 поступает сигнал запрета на схему «И 10. Счетчик 2 также не работает. Одновременно с нулевого выхода схемы 3 установки сигнал поступает «а
один вход схемы «И 12, на, другом входе которой уже имеетс сигнал с едии,ич.ного выхода триггера 8. Поэтому при по влении на выходе счетчика 1 импульса последний проходит через схему «И 12, схему «ИЛИ 14 и схему
«И 13 на выход делител (клемму 17) с задержкой , обусловленной только временем срабатывани этих элементов.
Предмет изобрете;ни
Делитель с переменным .коэффициентом делени , содержащий счетчик с посто нным коэффициентом пересчета и первый счетчик с
переменным коэффициентом пересчета с первой схемой установки, входы которых через схемы совпадени св заны с источником входного сигна.ла и с выхода.ми триггера коммутации , отличающийс тем, что, С целью
повышени быстродействи , в него введены триггер управлени , инвертор, четыре логических схемы «И, схема «ИЛИ и второй счетчик с переменным коэффициентом пересчета и со второй схемой установки, вход которого
подключеи к выходу счетчика с посто нным коэффициентом пересчета через первую схему «И, второй вход которой соединен с одним выходом триггера управлени , один вход которого подключен к выходу второго Счетчика,
а второй выход св зан со входами второй и третьей схем «И, вторые входы которых соединены с выходо,м счетчика с посто нным коэффициентом пересчета, и со входом четвертой схемы «И, другой вход которой через
схему «ИЛИ подключен к выходу первого счетчика с переменным .коэффициентам пересчета , и к выходу третьей схемы «И, третий вход которой соединен с одним из выходов первой схемы установки, который через инвертор св зан с третьим входом второй схемы «И, выход которой подключен к одному входу триггера ко.ммутации, причем -вторые входы триггеров управлени и коммутации подключены ко входу четвертой схемы «И.
L
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1798404A SU421132A1 (ru) | 1972-06-20 | 1972-06-20 | Делитель с переменным коэффициентомделения |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1798404A SU421132A1 (ru) | 1972-06-20 | 1972-06-20 | Делитель с переменным коэффициентомделения |
Publications (1)
Publication Number | Publication Date |
---|---|
SU421132A1 true SU421132A1 (ru) | 1974-03-25 |
Family
ID=20518349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1798404A SU421132A1 (ru) | 1972-06-20 | 1972-06-20 | Делитель с переменным коэффициентомделения |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU421132A1 (ru) |
-
1972
- 1972-06-20 SU SU1798404A patent/SU421132A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3515997A (en) | Circuit serving for detecting the synchronism between two frequencies | |
US3611117A (en) | Voltage stabilizer with reversible binary counter for alternating-current lines | |
SU421132A1 (ru) | Делитель с переменным коэффициентомделения | |
GB1103520A (en) | Improvements in or relating to electric circuits comprising oscillators | |
US3688200A (en) | Automatic clock pulse frequency switching system | |
SU1069205A1 (ru) | Резервированный генератор импульсов | |
SU482898A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU520946A3 (ru) | Устройство дл компенсации временной погрешности между равномерной и неравномерной последовательност ми импульсов | |
US3343095A (en) | Edward j. brenner | |
GB785568A (en) | Improvements in or relating to frequency divider circuits | |
SU866748A1 (ru) | Делитель частоты следовани импульсов | |
SU860296A1 (ru) | Устройство дл формировани импульсных последовательностей | |
SU641658A1 (ru) | Многопрограмный делитель частоты | |
SU1034162A1 (ru) | Устройство дл формировани серий импульсов | |
SU1354386A2 (ru) | Цифровой умножитель частоты с переменным коэффициентом умножени | |
SU1200388A1 (ru) | Устройство доя формирования импульсных последовательностей | |
SU1046922A1 (ru) | Генератор опорной частоты | |
SU483792A1 (ru) | Распредитель импульсов | |
SU1347172A1 (ru) | Синхронизатор импульсов | |
SU1332553A1 (ru) | Устройство фазовой синхронизации | |
SU519856A1 (ru) | Устройство дл задержки импульсов | |
SU779904A1 (ru) | Устройство дл дискретной регулировки фазы | |
SU733105A1 (ru) | Распределитель импульсов | |
SU951711A1 (ru) | Цифровой делитель частоты следовани импульсов | |
SU439909A1 (ru) | Устройство дл формировани импульсных последовательностей |