SU1399746A1 - Device for interfacing computer with communication channels - Google Patents

Device for interfacing computer with communication channels Download PDF

Info

Publication number
SU1399746A1
SU1399746A1 SU864155162A SU4155162A SU1399746A1 SU 1399746 A1 SU1399746 A1 SU 1399746A1 SU 864155162 A SU864155162 A SU 864155162A SU 4155162 A SU4155162 A SU 4155162A SU 1399746 A1 SU1399746 A1 SU 1399746A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
information
decoder
group
Prior art date
Application number
SU864155162A
Other languages
Russian (ru)
Inventor
Николай Павлович Микула
Original Assignee
Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября filed Critical Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября
Priority to SU864155162A priority Critical patent/SU1399746A1/en
Application granted granted Critical
Publication of SU1399746A1 publication Critical patent/SU1399746A1/en

Links

Landscapes

  • Communication Control (AREA)

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в телекоммуникационных вычислительных системах. Целью изобретени   вл етс  повьшение быстродействи . .Устройство содержит узел 1 коммуникации, шифратор 2, буферную пам ть 3, дешифратор 4 управлени  коммутацией каналов, счетчик 5, дешифратор 6 опроса регистров, триггеры 8, 9, 13, группу 10 регистров управлени , группу 17 дешиф раторов, элемент 16 задержки, элементы И П, 14, 15, элементы ИЛИ 12, 18, 19. 1 ил.gThe invention relates to the field of computer technology and can be used in telecommunication computer systems. The aim of the invention is to improve the speed. The device contains a communication node 1, an encoder 2, a buffer memory 3, a decoder 4 of control of channel switching, a counter 5, a decoder 6 of register polling, triggers 8, 9, 13, a group of 10 control registers, a group of 17 decoders, a delay element 16, elements AND P, 14, 15, elements OR 12, 18, 19. 1 or g

Description

(L

Изобретение относитс  к вычислительной технике и может быть использовано в телекоммуникационных вычислительных системах,The invention relates to computing and can be used in telecommunication computing systems.

Цель изобретени  - повышение быстродействи  устройства.The purpose of the invention is to increase the speed of the device.

На чертеже представлена схема устройства дл  сопр жени  вычислительной машины с каналами св зи,The drawing shows a diagram of a device for interfacing a computer with communication channels,

Устройство содержит узел 1 коммута 1ЦШ, шифратор 2, буферную пам ть 3, дешифратор 4 управлени  коммутацией каналов, счетчик 5, дешифратор б опроса ., регистров, дешифратор 7 адреса, второй 8 и первый 9 триггеры, группу регистров 10 управлени , первый элемент И 11, третий элемент ИЛИ 12, третий триггер 13, трерий элемент И 14, второй.элемент И 15, элемент 16 за- держки, дешифраторов 17, второй 1В и первый 19 элементы ИЛИ, а также входы и вьпсоды 20-25.The device contains the node 1 of the 1SCH switch, the encoder 2, the buffer memory 3, the decoder 4 of the control of channel switching, the counter 5, the decoder of the polling b., Registers, the decoder 7 addresses, the second 8 and the first 9 triggers, the group of registers 10 of control, the first element I 11, the third element OR 12, the third trigger 13, the three element I 14, the second element 15 and 15, the delay element 16, the decoders 17, the second 1B and the first 19 elements OR, as well as the inputs and terminals 20–25.

Устройство работает следующим образом ,The device works as follows

В качестве регистров 10 управлени  используютс  регистры сдвига. Опрос позиционньпс разр дов каждого из регистров управлени  производитс  путем последов ательного сдвига записан- ного кода при подаче на их синхровхо- ды тактовьк импульсов. Таким образом, на информационных выходах регистров управлени  при опросе последовательноShift registers are used as control registers 10. The interrogation of the positional bits of each of the control registers is performed by successively shifting the recorded code when applying clock pulses to their synchronization. Thus, the information outputs of the control registers during polling sequentially

повтор етс  записанна  в них инфорthe information recorded in them is repeated

маци . По завершении опроса во всех позиционных разр дах соответствующего регистра 10 управлени  записаны нули Это приводит к по влению на выходе соответствующего дешифратора 17 сиг- нала, который через элемент ИЛИ 19 поступает на управл ющий вход переключени  опроса дешифратора 6 опроса регистров и на второй информационный вход дешифратора 4 управлени  комму- тацией каналов, При дешифратор 6 опроса регистров подключает дл  опроса следуюпсий регистр 10 управлени ,- а дешифратор 4 управлени  коммутацией обеспечивает подключение че- рез узел 1 коммутации следующего канала СВЯЯИпmatsi Upon completion of the survey, all positional bits of the corresponding control register 10 are written with zeros. This results in the output of the corresponding decoder 17 signal, which through the OR 19 element goes to the control input of the polling request of the decoder 6 poll of registers and the second information input of the decoder 4 control channels switching, When the decoder 6 polling registers connects for polling the following options, control register 10, - and the switch control decoder 4 provides the connection through the node 1 comm the next channel uatsiya SVYAIp

Каждый из регистров 10 управлени  соответствует определенному номеру канала св зи, а каждому позиционному разр ду - страница и буферной пам ти, 3, Все разр ды каждого из регистров Ю управлени  последовательно опрашиваютс  при помощи дешифратора 6 опроEach of the control registers 10 corresponds to a specific communication channel number, and each positional position contains a page and a buffer memory, 3, All bits of each of the control registers 10 are sequentially polled using the decoder 6

сwith

5 050

5five

о about

5five

0 ( {5 Q 0 ({5 Q

5five

са регистров. Очередность опроса регистров 10 управлени  дешифратором 6 определ етс  в соответствии с их приоритетом и в пор дке нумераили. При записи информации в режиме обмена в каждый из регистров 10 правлени  записываетс  код, соответствующий режиму обмена по определенному каналу, Если, напримерj в буферной пам ти 3 содержитс  К страниц дл  М каналов св зи, то число регистров управлени  должно быть равно М, а разр дность каждого из регистров управлени  должна равн тьс  К, причем каждый М-й регистр управлени  выдел етс  узлом 1.как принадлежащий к режиму обмена только в одном канале: в один канал св зи считываетс  информаци  во всех странш буферной пам ти, которым соответствовали единицы в определенном регистре 10 управлени . Подключение той или иной страницы буферной пам ти осуществл етс  через дешифратор 7 адреса. Преобразование сообщени  осуществл ет шифратор 2 по тактовым импульсам.sa registers. The polling order of the decoder control registers 10 is determined according to their priority and in order of numbering. When recording information in the exchange mode, the code corresponding to the exchange mode over a certain channel is written to each of the control registers 10. For example, if J contains in the buffer memory 3 pages for M communication channels, then the number of control registers must be equal to M, and the bit Each of the control registers must be equal to K, with each M th control register being allocated by node 1. as belonging to the exchange mode in only one channel: information is read into one buffer channel in all buffer states, which correspond to Vival units in a certain control register 10. The connection of one or another page of the buffer memory is carried out through the address decoder 7. Message conversion is performed by encoder 2 by clock pulses.

В режиме обмена информацией сигнал обращени  к устройству поступает на триггер 9« Тактовый импульс через элементы И 11 и И 15 поступает на дешифратор 6 опроса регистров и опрашивает первый разр д соответствующего регистра 10 управлени . Если в этом разр де опрашиваемого регистра записан О, то состо ние элементов устройства не мен етс  и следующий тактовый импульс поступает на опрос следующего разр да данного регистра 10. Если записана 1, то сигнал с опрашиваемого регистра 10 через элемент ИЛИ 18 подаетс  на дешифратор 7 адреса дл  подключени  соответствующей страницы буферной пам ти и через элемент ИЛИ 12 переключает триггер 13 в нулевое состо 1шев При этом следующие тактовые импульсы через элемент 16 задержки и элемент И 14 пог: ступают на счетчик 5, С выхода счетчика 5 сигналы подаютс  на вход шифратора .. После завершени  преобразовани  сообщени  с выхода переполнени  счетчика 5 снимаетс  сигнал, который через элемент И 12 переключает триггер 13 в единичное состо ние.In the information exchange mode, the device access signal arrives at trigger 9. A clock pulse through elements 11 and 15 enters the decoder 6 of register polling and polls the first bit of the corresponding control register 10. If O is recorded in this bit of the polled register, then the state of the device elements does not change and the next clock pulse arrives at polling the next bit of this register 10. If 1 is written, the signal from the polled register 10 goes through OR 18 to the decoder 7 addresses to connect the corresponding page of the buffer memory and through the OR element 12 switches the trigger 13 to the zero state 1SH While the following clock pulses through the delay element 16 and the AND 14 linear element: go to counter 5, From the output of the counter 5 signals ly are input to encoder .. After completion of the conversion the message output from the counter 5 is removed overflow signal which via the AND gate 12 toggles flip-flop 13 in a single state.

Элемент И 15 открываетс , и тактовые импульсы снова начинают поступать через дешифратор 6 опроса регистровElement And 15 opens, and the clock pulses again begin to flow through the decoder 6 poll polls

на опрос следующих разр дов данного регистра 10 управлени . Переход к опросу разр дов следующего регистра 10 управлени  группы осуществл етс  в.следующих случа х:to poll the following bits of this register 10 control. The transition to polling the bits of the next register 10 of the control group is carried out in the following cases:

завершен опрос всех разр дов соответствующего регистра управлени  (в последнем разр де рассматриваемого регистра управлени  находилась едини ца);The survey of all bits of the corresponding control register was completed (the last bit of the control register under consideration was one);

завершен опрос всех разр дов соответствующего регистра управлени , в которых содержались единицы (оставшиес  последние разр ды рассматриваемого регистра управлени  содержат нули);completed the survey of all bits of the corresponding control register in which the units were contained (the remaining last bits of the control register under consideration contain zeros);

все разр ды соответствующего регистра управлени  содержат нули (в соответствии с кодом режима обмена передача информации в сеансе св зи по данному каналу не предусмотрена).all bits of the corresponding control register contain zeros (in accordance with the exchange mode code, the transmission of information in a communication session on this channel is not provided).

Во всех указанных случа х в соответствующем регистре 10 управлени  все позиционные разр ды в результате опроса (первый и второй случаи) или в результате записи нулевого кода режима обмена (третий случай) равны нулю и поэтому на его разр дных выходах также наход тс  нули. Следовательно , нулевому состо нию регистра соответствует сигнал на выходе подключенного к его разр дным выходам дешифратора 17.In all these cases, in the corresponding control register 10, all positional bits as a result of polling (the first and second cases) or as a result of writing the zero code of the exchange mode (the third case) are zero and therefore there are also zeroes on its bit outputs. Therefore, the zero state of the register corresponds to the signal at the output of the decoder 17 connected to its bit outputs.

Таким путем последовательно опрашиваютс  все регистры 10 управлени  группы и в соответствующие каналы считьшаетс  информаци  с заданных страниц буферной пам ти, В режиме приема информации работает триггер 8, который через дешифратор 4 подключает каналы св зи к шифратору 2. Запись информации в буферную пам ть осуществл етс  также в соответствии с информацией на регистрах 10 управлени  о реткиме обмена. По окончании приема или передачи информации с выхода завершени  опроса дешифратора 6 опроса регистров снимаетс   сигнал, который поступает на триггер 9 и переводит его в нулевое состо ние. В этом случае на выходе 25 формируетс  сигнал Готовность, Таким образом, при обращении к устройству разр ды управлени  опрашиваютс  тактовыми импульсами . Если при этом из регистров управлени  считываетс  О, то очередным сигналом опроса  вл етс  очеIn this way, all the group control registers 10 are sequentially polled and information is sent to the corresponding channels from the specified pages of the buffer memory. In the information receiving mode, the trigger 8 operates, which via the decoder 4 connects the communication channels to the encoder 2. The information is written to the buffer memory also in accordance with the information on registers 10 of the control about the exchange rate. Upon the completion of the reception or transmission of information from the exit output of the poll to the decoder 6 of the register polling, a signal is taken which arrives at the trigger 9 and brings it to the zero state. In this case, the Ready signal is generated at the output 25. Thus, when accessing the device, the control bits are polled with clock pulses. If O is read from the control registers in this case, then the next interrogation signal is

5 five

редкой тактовый импульс, если 1, то очередной сигнал опроса формируетс  через интервал времени, равный времени преобразовани  страницы. При этом если опрос всех разр дов соответствующего регистра управлени  группы, в которых содержались единицы, завершен, а оставшиес  разр ды этого регистра содержат О, то осуществл етс  переход к опросу разр дов следующего по приоритету (номеру) регистра управлени . Так же осуществл етс  переключег ние дешифратора 6 на опрос следующего 5 по приоритету (номеру) регистра управлени  без опроса позиционных-разр дов очередного регистра управлени , если в соответствии с кодом режима обмена передача информации в сеансе св зи по соответствующему этому регистру каналу не предусмотрена (во всех позиционных разр дах данного регистра записаны О).a rare clock pulse, if 1, then the next interrogation signal is formed at a time interval equal to the page conversion time. Moreover, if the polling of all bits of the corresponding control register of the group in which the units were contained is completed, and the remaining bits of this register contain 0, then the transition to the next bits of the next register of the control register is carried out. Also, the decoder 6 is switched to polling the next 5 by priority (number) of the control register without polling the position-bits of the next control register, if in accordance with the exchange mode code the information in the communication session on the corresponding channel is not provided ( O) is recorded in all positional bits of this register.

00

Claims (1)

Формула изобретени Invention Formula 25 25 30thirty Устройство дл  сопр жени  вычислительной машины с каналами св зи, содержащее узел коммутацию, шифратор, буферную пам ть, дешифратор адреса, дешифратор управлени  коммутацией каналов , три триггера, счетчик, три элемента И, первый элемент ИЛИ, группуDevice for interface of computer with communication channels, containing switching node, encoder, buffer memory, address decoder, channel switching control decoder, three triggers, counter, three AND elements, first OR element, group 35 рег истров управлени , причем первые информационные вход и выход узла коммутации  вл ютс  входом и выходом устройства дл  подключени  к кайалам св зи, первые информационные вход и35 reg of the control sources, with the first information input and output of the switching node being the input and output of the device for connecting to the communication kayal, the first information input and 40 выход буферной пам ти  вл ютс  входом и выходом устройства дл  подключени  соответственно к информационным выходу и входу вычислительной машины, первый вход первого элемента И  вл 45 етс  входом устройства дл  подключени  к тактовому выходу вычислительной . машины, единичнь1Й вход и нулевой выход первого триггера  вл ютс  входом и выходом устройства дл  подключени 40, the output of the buffer memory is the input and output of the device for connecting respectively to the information output and input of the computer, the first input of the first element I is 45 the input of the device for connecting to the clock output of the computing one. the machines, the unit input and the zero output of the first trigger are the input and output of the device for connecting 50 соответственно к выходу и входу готовности вычислительной машины, единичный и нулевой входы второго триггера  вл ютс  входами устройства дл  подключени  к выходам записи и чтеgg ни  вычислительной машины, информационные входы регистров управлени  группы образуют группу входов устройства дл  подключени  к группе адресных выходов вычислительной машины.50 respectively, at the output and readiness of the computer, the single and zero inputs of the second trigger are the device inputs for connecting to the write and read outputs of the computer, the information inputs of the group control registers form a group of device inputs for connecting the computer to the address outputs of the computer. при этом информационный выход дешифратора управлени  коммутацией каналов соединен с управл юпЫм входом узла коммутации, вторые информацион™ ные вход и выход которого соединены соответственно с первыми информационным в 1ходом и входом шифратор а, вторые информационные вход и выход которого соединены соответственно со вторыми информационными выходом и входом буферной Пам ти, адресный вход которой соединен с выходом депшфратора адреса, единичный выход первого триг- irepa соединен с вторым входом первого элемента И, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с единичным выходом т ретьего триггера, ну- певой выход которого соединен с пер- рым входон третьего элемента И, вы- Ход которого соединен со счетным вхо- йом счетчика, выход которого соеди- ен с разрешающим входом шифратора, рулевой выход второго триггера соеди- Ьен с разрешающим входом дешифратора управлени  коммутацией каналов, отличающеес  тем, что, с целью повышени  быстродействи , в него введены группа дешифраторов, дешифратор опроса регистров, элемент задержки, два элемента ИЛИ, при этомIn this case, the information output of the circuit-switched control decoder is connected to the control input of the switching node, the second information input and output of which are connected respectively to the first information input and input of the encoder a, the second information input and output of which are connected respectively to the second information output and input the buffer memory, the address input of which is connected to the output of the addressfixer, the unit output of the first trig-irepa is connected to the second input of the first element I, the output of which is Inen with the first input of the second element I, the second input of which is connected to the single output of the second trigger, the output of which is connected to the first input of the third element I, the output of which is connected to the counting input of the counter, the output of which is Encoder's enable input, second trigger steering output is coupled to the channel switching control decoder input, characterized in that, in order to improve speed, a decoder group, a poll polling decoder, a delay element, two and the element OR, while нулевой вход первого триггера соединен с выходом дешифратора опроса регистров , группа выходов которого соединена с синхровходами соответствующих регистров управлени  груйпы, информационные выходы которых соединены с группой входов второго элемента ИЛИ, вькод которого соединен с инфорнационным входом дешифратора адреса, с первым входом третьего элемента И и с первым информационньм входом дешифратора управлени  коммутацией каналов , второй информационный вход которого соединен с управл ющим входом дешифратора опроса регистров и с выходом первого элемента ИЛИ, группа входов которого соединена с выходами дешифраторов грзтпы, группы информационных входов которых соединены с группами информационных выходов соответствующих регистров управлени  группы, счетный вход третьего триггера соединен с выходом третьего элемента ИЛИ, второй вход которого соединен с выходом переноса счетчика, второй вход третьего элемента И соединен с выходом элемента задержки, вход которого соединен с выходом первого элемента И, выход второго элемента И соединен с информационным входом дешифратора опроса регистров.the zero input of the first trigger is connected to the output of the poll polling decoder, the output group of which is connected to the synchronous inputs of the corresponding control registers, the information outputs of which are connected to the input group of the second element OR, the code of which is connected to the information input of the address decoder, to the first input of the third element AND the first information input of the circuit switching control decoder, the second information input of which is connected to the control input of the register poll decoder with the output of the first OR element, the group of inputs of which is connected to the outputs of the grztpa decoders, the information input groups of which are connected to the information output groups of the corresponding control registers of the group, the counting input of the third trigger is connected to the output of the third OR element, the second input is connected to the transfer output of the counter, the input of the third element And is connected to the output of the delay element, the input of which is connected to the output of the first element And, the output of the second element And is connected to the information input om the register polling decoder.
SU864155162A 1986-12-02 1986-12-02 Device for interfacing computer with communication channels SU1399746A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864155162A SU1399746A1 (en) 1986-12-02 1986-12-02 Device for interfacing computer with communication channels

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864155162A SU1399746A1 (en) 1986-12-02 1986-12-02 Device for interfacing computer with communication channels

Publications (1)

Publication Number Publication Date
SU1399746A1 true SU1399746A1 (en) 1988-05-30

Family

ID=21270523

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864155162A SU1399746A1 (en) 1986-12-02 1986-12-02 Device for interfacing computer with communication channels

Country Status (1)

Country Link
SU (1) SU1399746A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 12446r 70.i кл. G 06 F 13/22, 1986. Авторское свидетельство СССР 1363224, кл. G 06 F 13/00, 1986. , (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИС- ЛИТЕЛЬНОЙ МАШИНЫ С КАНАЛАМИ СВЯЗИ *

Similar Documents

Publication Publication Date Title
US3967070A (en) Memory operation for 3-way communications
SU1399746A1 (en) Device for interfacing computer with communication channels
SU1244670A1 (en) Interface for linking electronic computer with communication channels
SU777655A1 (en) Interface
SU1267397A1 (en) Information input-output device
SU1684794A1 (en) Communication channel input device
SU1278863A1 (en) Interface for linking the using equipment with digital computer
SU1305700A1 (en) Interface for linking the using equipment with digital computer
SU1481901A1 (en) Serializer-deserializer
RU2018942C1 (en) Device for interfacing users with computer
SU1113793A1 (en) Information input device
SU1751859A1 (en) Multichannel converter of series-to-parallel code
SU1072035A1 (en) Information exchange device
SU1363224A1 (en) Device for interphasing computing with communication channels
SU1388883A1 (en) Inter-module communication device for a message switching system
SU1721631A1 (en) Multichannel buffer memory
SU1347173A1 (en) Multichannel delayed pulse generator
SU1302437A1 (en) Device for converting parallel code to serial code
SU1541622A1 (en) Device for interfacing computing machine with data transmission equipment
SU1689956A1 (en) Memory addressing device
SU1251092A1 (en) Interface for linking electronic computer with telegraph apparatus
SU1298761A1 (en) Interface for linking input-output channel with using equipment
SU1251183A1 (en) Device for controlling regeneration of information in dynamic memory
SU1067494A1 (en) Device for computer/telegraph channels interface
SU1481785A1 (en) Interprocessor communication unit